专利名称：具有扇区缓冲器的存储系统的制作方法
技术领域：
本发明说明一种用于读取和写入逻辑扇区的存储系统，该存储系统通过主机总线被连接到主系统上，并且该存储系统包含具有内部存储器的存储控制器和快闪存储器芯片，这些快闪存储器芯片被构造成能单个清除的存储区，这些存储区又包含多个用于存储逻辑扇区的可写入和可读取的存储扇区。
广泛流行的非易失性半导体存储器(快闪存储器)被构造成多个区，并且这些区又被构造成多个扇区，其中，一个区例如由256个各具有512字节的扇区组成。存储器具有以下特性，只能逐扇区地将新的信息写入到以前被清除的扇区中。分别针对一个区，对于所有的扇区共同实现清除。将扇区写入到存储器中持续的时间要长于读取，并且区的清除操作要求例如多个毫秒的长时间。
迄今的存储系统如此被构造，以致主机总线的数据通过存储控制器和存储器总线到达快闪存储器芯片。对于具有缓慢的主机总线的设备(如致密快闪(Compact-Flash)和SD/MMC)，该布局是足够的。存储控制器具有足够的时间来编辑用于进行存储的数据，而不必在内部RAM中暂存整个扇区。在如USB 2.0或串行ATA那样的更快速的主机总线中，没有时间可供使用，并且存储系统变得太缓慢。
本发明的任务是说明一种即使在快速的主机总线中也足够快地工作的存储系统。
由此来解决该任务，即为了与主系统进行通信而在至少一对交替的扇区缓冲器中暂存逻辑扇区，并且借助至少一个直接快闪存取(Direct-Flash-Access)单元在扇区缓冲器与快闪存储器芯片之间直接传输这些逻辑扇区，而不必在存储控制器(FC)的内部存储器(IR)中暂存这些逻辑扇区。
在从属权利要求中说明了有利的实施形式。
在存储系统中设置了分别能暂存逻辑扇区的扇区缓冲器。在此，在主机总线的方向上接通扇区缓冲器，以便与主机交换数据和将扇区缓冲器与内部存储器总线相连接，相应扇区的快闪存储器芯片被连接到该内部存储器总线上。因此，在扇区被传输到快闪存储器芯片期间，从主机传输另一扇区。因此将通过主机总线的传输与到快闪存储器芯片的传输退耦。利用分别最大的总线速度来实现两种传输，并且在存储控制器的内部存储器中暂存相应的逻辑扇区不是必需的。在较大的存储系统中，设置了在其上分别连接一个或多个快闪存储器芯片的多条存储器总线。并行地操作这些存储器总线。给每个存储器总线分配一对扇区缓冲器。通过矩阵开关来实现给相应的存储器总线接上一对扇区缓冲器，以致在运行时也能重新进行该分配。通过输入复用器实现了扇区缓冲器向主机总线的分配。
给每个存储器总线分配一直接快闪存取单元，该直接快闪存取单元通过生成必要的控制信号和控制指令来控制有用数据从相应的扇区缓冲器向快闪存储器芯片的传输。直接快闪存取单元生成了扇区缓冲器的复用器的转换信号和矩阵开关的转换信号，以便在扇区缓冲器与所分配的存储器芯片之间建立连接。在写入过程中，在将扇区从扇区缓冲器传输到存储器芯片中之后，现在空的扇区缓冲器与主机总线相连接，并且在此期间由主机总线所填满的扇区缓冲器被切换到存储器芯片，以便将下一个扇区写入快闪存储器中。
在读取时，相对应地实现将扇区缓冲器交替分配给主机总线和存储器总线的过程。代替扇区往返于存储器芯片的传输，也可以实现往返于存储控制器的传输。如果扇区包含管理数据，则这主要是这种情况。通过存储控制器初始化复用器和矩阵开关的调节(Einstellung)，并且在此之后通过分配给存储器总线的直接快闪存取单元来实现转换。
存储控制器拥有通向存储器总线的通道，并且因此也能直接访问存储器芯片。存储控制器同样也能直接访问扇区缓冲器的内容。
现代的快闪存储器芯片具有其中共同暂存用于写入或读取的多个扇区的内部页缓冲器。于是从该页缓冲器出来，在芯片内部实现存储功能。如果在存储操作时出现了错误，则破坏了该内部页缓冲器的内容。在本发明的实施方案中，现在在存储器总线上，给每个直接快闪存取单元分配至少一个自己的页缓冲器，该页缓冲器由所属的扇区缓冲器来填满，并且该所属的页缓冲器的内容被传输到快闪存储器芯片的内部页缓冲器中。如果现在在存储操作时出现了错误，则在存储器总线上重新由其中还存在扇区内容的页缓冲器来填满内部页缓冲器。采用每个存储器总线多个页缓冲器，以便在不同的存储器芯片中并行地执行存储操作(交错(interleaving))。页缓冲器的另一优点在于，只有在整个页(也就是多个扇区)的传输结束时，才在存储控制器上由直接快闪存取单元来触发中断。这加速了传输，因为不是对于每个扇区触发中断，该中断在存储控制器中必需处理时间。能如此来切换复用器和直接快闪存取单元，以致能调节六种不同的传输方向1主机<->存储器，2主机<->页缓冲器+存储器，3页缓冲器<->存储器，4存储器<->主机，5存储器<->主机+页缓冲器，6存储器<->页缓冲器。
有利地给每个直接快闪存取单元分配一ECC单元，在该ECC单元中，为了写入存储器芯片中而与扇区的传输并行地构成检验字，并且将这些检验字附加到这些扇区上。在读取扇区时，在ECC单元中与传输并行地检查检验字，并且必要时通知错误。有利地通过也被分配给每个直接快闪存取单元的CRC单元来实现其它的保护。分别通过该扇区构成或检查CRC字。因此避免了，在严重有错误的扇区中，例如在存储操作期间断电时，通过ECC字来尝试校正。
存储控制器分别通过一对寄存器组(Registersatz)来控制直接快闪存取单元，这些寄存器组类似于扇区缓冲器那样交替地在存储控制器与相应的直接快闪存取单元之间通过复用器来切换。这些寄存器组包含如利用其展开数据传输的地址、长度和检验符那样的参数。在一组控制寄存器中，由存储控制器保存了存储操作的任务。在此之后转换寄存器组，并且相应的直接快闪存取单元执行该任务，而存储控制器将下一任务写入另一寄存器组中。只要执行了第一任务并且在另一寄存器组中有下一任务，则又更换寄存器组。这些任务能被用于控制和查询快闪存储器芯片，如清除或清除状态，或者用于传输扇区。
对于扇区的传输，将各下一指令从寄存器组发送到所属的快闪存储器芯片，并且执行相应扇区的传输。在时兴的快闪存储器芯片中集成了页缓冲器，在这些页缓冲器中暂存了某个数量的用于读取和写入的扇区。实现该传输，直到用扇区来填满或者清空了相应的页缓冲器为止。分别通过ECC字来保护这些扇区。为此，在ECC单元中随着并行计算或检查相应的ECC字来实现扇区在扇区缓冲器与页缓冲器之间的传输。因此，避免了计算ECC字期间在存储器总线上的中止。在传输一扇区之后，ECC单元嵌入一ECC字，或在错误时校正该扇区。
除了将有用数据从扇区缓冲器传输到快闪存储器芯片中之外，当然也规定了，在存储控制器与快闪存储器芯片之间直接传输管理数据，而不需要直接快闪存取单元。
在附图中示范性地说明了本发明的改进方案。
图1示出存储系统的方框电路图，图2示出存储控制器和任务存储器的细节，图3示出扇区缓冲器的交替切换，图4示出逻辑扇区在主机总线和存储器总线上的传输，图5示出用于写入页的流程图，图6示出用于读取页的流程图。
在图1中示出具有存储控制器FC和快闪存储器芯片F11..F4x的存储系统的方框电路图。在这里所示出的方案中，存储系统在四条存储器总线MB1..MB4上装备有四组存储器芯片。给每条存储器总线MB1..MB4分配一个直接快闪存取单元DFA1..DFA4。在这种情况下，分别有两个页缓冲器PBn1，2、一个ECC单元ECCn和一个CRC单元CRCn属于每个直接快闪存取单元。存储系统通过主机总线HB和主机接口HIF被连接到主机上。根据存储器总线MB1..MB4的数量来设置扇区缓冲器SBn1、SBn2，这些扇区缓冲器SBn1、SBn2通过两个复用器MUXn1和MUXn2交替地被连接到总线中的相应一条总线。这些扇区缓冲器SBn1、SBn2因此使主机总线HB与存储器总线MB退耦。输入复用器MUX1用于将一对扇区缓冲器分配到主机总线HB。通过矩阵开关CB实现一对扇区缓冲器向存储器总线MBn的分配。通过存储控制器FC实现复用器MUX1、MUXn1、MUXn2和矩阵开关CB的初始化。于是通过直接快闪存取单元DFAn进一步控制这些复用器。存储控制器FC拥有对扇区缓冲器SBn1、SBn2的访问，通过矩阵开关CB拥有对存储器Fnx的访问以及拥有对直接快闪存取单元DFAn的访问。在存储控制器FC中的内部存储器IR中保持用于管理存储系统的数据。直接快闪存取单元DFAn分别在传输一扇区或一页之后通过中断线路INT触发存储控制器FC上的中断。通过应用页缓冲器，使要处理的中断的数量最小化。
在图2中稍微更详细地示出了存储控制器FC和直接快闪存取单元DFA1。两个通过复用器MD11和MD12交替地被分配给存储控制器FC或直接快闪存取单元DFA的寄存器组DR11、DR12位于存储控制器FC与直接快闪存取单元DFA1之间。直接快闪存取单元DFA执行一个寄存器组中的任务，而由存储控制器用其它的任务来装载另一寄存器组。这些任务也能意味着，用数据填满页缓冲器PB11或PB12，并且然后以交错方法写入到存储器芯片中。在寄存器组DR11、DR12中，也向存储控制器FC传输存储操作的结果。在执行了一任务之后，通过中断线路INT来触发存储控制器FC上的中断。
在图3和图4中示出了交替的扇区缓冲器SBn1、SBn2的工作方式。这里通过主机接口HIF和第一复用器MUXn1将扇区缓冲器SBn1接通到主机总线HB上，而通过第二复用器MUXn2和矩阵开关CB将扇区缓冲器SBn2接通到所分配的存储器总线MBn和相对应的存储器芯片Fnx上。在传输各一个扇区之后，通过转换复用器MUXn1、MUXn2来更换扇区缓冲器SBn1、SBn2的分配。如此，扇区m+1从主机通过主机总线HB被传输到扇区缓冲器SBn1中，而并行地将扇区m从扇区缓冲器SBn2传输到存储器芯片Fnx中。随后在存储器总线MBn上传输扇区缓冲器SBn1的扇区m+1，而在主机总线上将扇区m+2传输到扇区缓冲器SBn2中。此外，这里还示出，CRC符和ECC字被附加到相应的扇区上。
在图5中示出了将页写入到存储器芯片Fnx中的流程图。在第一次调节DFA寄存器之后，扇区缓冲器1被接通到主机总线，并且扇区从主机总线被传输到扇区缓冲器1中。与此并行地计算出ECC字，并且在传输之后，将该ECC字随同录入扇区缓冲器1中。在传输之后，扇区缓冲器1通过复用器被接通到存储器，并且开始将该扇区传输到存储器中。与此并行地，扇区缓冲器2被接通到主机总线，并且开始将下一扇区传输到扇区缓冲器2中。现在并行地运行第一扇区到存储器中的传输和第二扇区到扇区缓冲器2中的传输。如果一个扇区被传输到该存储器中，则检验，是否已传输了一个页的所有扇区。如果这不是这种情况，则如所说明的那样在交替使用扇区缓冲器1和2的情况下将其它的扇区从主机总线传输到存储器中。
在图6中示出了从存储器中读取页的流程图。在第一次调节DFA寄存器之后，扇区缓冲器1被接通到存储器，并且一个扇区从存储器被传输到扇区缓冲器1中。与此并行地计算出ECC字，并且在传输之后检查错误。如果错误是能被校正的，则校正扇区缓冲器中的扇区，否则产生错误消息并将该错误消息录入扇区缓冲器中。如果现在在扇区缓冲器中存在无错误的扇区，则通过复用器将扇区缓冲器1接通到主机总线，并且开始向主机传输扇区。与此并行地，扇区缓冲器2被接通到存储器，并且开始从存储器中将下一扇区传输到扇区缓冲器2中。现在也并行地检查ECC字。如果错误是能被校正的，则校正扇区缓冲器中的扇区，否则产生错误消息并将该错误消息录入扇区缓冲器中。如果现在在扇区缓冲器中存在无错误的扇区，则通过复用器将扇区缓冲器2接通到主机总线，并且开始向主机传输扇区。现在并行地执行从存储器传输第一扇区和从扇区缓冲器1传输第二扇区。如果向主机传输了一扇区，则检验，是否传输了一个页的所有扇区。如果这不是这种情况，则如所说明的那样在交替使用扇区缓冲器1和2的情况下将其它的扇区从存储器传输到主机总线上。
参考符号CB 矩阵开关CRCn CRC单元DFAn DFA单元DRn1，2 DFA寄存器组EA 第一任务ECCn ECC单元Fnx 快闪存储器芯片FC 存储控制器HB 主机总线HIF 主机接口INT 中断线路IR 内部存储器MBn 存储器总线MDn1，2 寄存器组复用器n存储器总线MB的数量MUX1 输入复用器MUXn1主机侧的复用器MUXn2存储器侧的复用器PBn1，2 存储器总线上的页缓冲器SB1，SB2 扇区缓冲器
权利要求
1.用于读取和写入逻辑扇区的存储系统，该存储系统通过主机总线(HB)被连接到主系统，并且该存储系统包含具有内部存储器(IR)的存储控制器(FC)和快闪存储器芯片(F1..Fn)，所述快闪存储器芯片(F1..Fn)被构造成能单个清除的存储区，所述存储区又包含多个用于存储逻辑扇区的可写入和可读取的存储扇区，其特征在于，为了与主系统进行通信而在至少一对交替的扇区缓冲器(SBn1，SBn2)中暂存逻辑扇区，并且借助至少一个直接快闪存取单元(DFAn)在扇区缓冲器(SBn1，SBn2)与快闪存储器芯片(F11..Fnx)之间直接传输所述逻辑扇区。
2.按权利要求1所述的存储系统，其特征在于，所述快闪存储器芯片(Fxy)经过至少一条存储器总线(MBn)通过矩阵开关(CB)与多对扇区缓冲器(SBn1，SBn2)相连接，其中，所述扇区缓冲器通过输入复用器(MUX1)与主机总线(HB)相连接。
3.按权利要求2所述的存储系统，其特征在于，给每对扇区缓冲器分配存储器总线(MBn)和直接快闪存取单元(DFAn)。
4.按权利要求1所述的存储系统，其特征在于，在一扇区缓冲器对(SBn1，SBn2)中，分别给主机总线(HB)分配一个扇区缓冲器，和给存储控制器(FC)或给具有直接快闪存取单元(DFAn)的存储器总线(MBn)分配一个扇区缓冲器，并且在相应地传输一扇区之后，更换所述扇区缓冲器的分配。
5.按权利要求2所述的存储系统，其特征在于，由存储控制器(FC)来初始化扇区缓冲器(SBn1，SBn2)经过复用器(MUXn1，MUXn2)的分配，并且在此之后由相对应的直接快闪存取单元来转换该分配。
6.按权利要求1所述的存储系统，其特征在于，所述存储控制器(FC)替代相应的直接快闪存取单元(DFAn)访问快闪存储器芯片(Fn1..Fnx)。
7.按权利要求1所述的存储系统，其特征在于，存储控制器(FC)必要时直接读出或写入扇区缓冲器(SB1，SB2)的任意存储位置。
8.按权利要求1所述的存储系统，其特征在于，多个逻辑扇区被总结成一个页，并且通过至少一个被分配给相应的直接快闪存取单元(DFAn)的页缓冲器(PBny)来实现扇区往返于快闪存储器芯片(Fn1..Fnx)的传输，并且相应传输的结束通过相对应的直接快闪存取单元(DFAn)在存储控制器(FC)上触发中断。
9.按权利要求8所述的存储系统，其特征在于，通过相应的复用器(MUXn1，2)和所属的直接快闪存取单元(DFAn)能调节六种不同的传输方向1主机<->存储器，2主机<->页缓冲器+存储器，3页缓冲器<->存储器，4存储器<->主机，5存储器<->主机+页缓冲器，6存储器<->页缓冲器。
10.按权利要求1所述的存储系统，其特征在于，分别通过ECC字在快闪存储器芯片中保护扇区，并且与扇区的传输并行地，在被分配给相应的直接快闪存取单元(DFAn)的ECC单元(ECCn)中实现ECC字的计算或者检查。
11.按权利要求1所述的存储系统，其特征在于，分别与ECC计算并行地，在所分配的CRC单元(CRCn)中通过所述扇区构成CRC符。
12.按权利要求1所述的存储系统，其特征在于，由存储控制器(FC)借助两个寄存器组(DRn1，2)来控制所述直接快闪存取单元(DFAn)。
13.按权利要求12所述的存储系统，其特征在于，通过复用器(MFn1，2)交替地给存储控制器(FC)或者给相应的直接快闪存取单元分配所述寄存器组(DRn1，2)。
14.按权利要求10所述的存储系统，其特征在于，所述直接快闪存取单元(DFA)将下一指令从所接通的寄存器组(DRn1，2)发送到快闪存储器芯片(Fn1..Fnx)，并且执行逻辑扇区的所属传输。
15.用于将逻辑扇区从主机总线(HB)写入根据权利要求1所述的存储系统中的方法，其特征在于，-扇区缓冲器(SBn1)被切换用于由主机总线进行读取，-通过直接快闪存取单元(DFAn)，将所述扇区从主机总线传输到相应的扇区缓冲器(SBn1)中，-与扇区从主机总线(HB)到相应的扇区缓冲器(SBn1)中的传输并行地，实现ECC字在ECC单元(ECCn)中的计算，-所计算的ECC字在所述扇区缓冲器(SBn1)中被嵌在所传输的扇区的后面，-可选地附加地在CRC单元(CRCn)中构成CRC符，并且该CRC符被附加到所述扇区上，-在扇区的传输结束之后，所述扇区缓冲器(SBn1)被转换用于传输到快闪存储器(Fnx)中，和-通过所述直接快闪存取单元(DFAn)，按照任务存储器中的调节，将所述扇区传输到快闪存储器(Fnx)。
16.用于从根据权利要求1所述的存储系统向主机总线读取逻辑扇区的方法，其特征在于，-扇区缓冲器(SBn2)被切换用于从快闪存储器(Fnx)进行读取，-通过直接快闪存取单元(DFAn)，按照任务存储器中的调节，所述扇区从快闪存储器(Fnx)被传输到相应的扇区缓冲器(SBn2)中，-与将扇区传输到扇区缓冲器(SBn2)中并行地，在ECC单元(ECCn)中实现ECC字的检查，-在扇区缓冲器中，所计算的ECC字与所读取的ECC字被比较，-可选地附加地，通过CRC单元(CRCn)检查CRC符，-在错误能被校正时，校正扇区缓冲器(SBn2)中的值，-在错误不能被校正时，错误消息被录入扇区缓冲器(SBn2)中，-在从快闪存储器(Fnx)传输整个扇区结束之后，所述扇区缓冲器(SBn2)被转换用于传输到主机总线(HB)上，和-向所述主机总线(HB)传输所述扇区。
17.按权利要求15或16所述的方法，其特征在于，如此来调节相应的直接快闪存取单元(DFAn)的任务存储器中的任务，以致时间上并行地实行一个扇区缓冲器(SBn1)与主机总线(HB)之间的传输以及另一个扇区缓冲器(SBn2)与快闪存储器(Fnx)之间的传输。
18.按权利要求15、16或17之一所述的方法，其特征在于，如此来调节相应的直接快闪存取单元(DFAn)的任务存储器中的任务，以致在时间上与另外的扇区缓冲器与被分配给所述另外的扇区缓冲器的存储器总线之间的传输并行地实现一个扇区缓冲器(SB11)与被分配给该扇区缓冲器(SB11)的存储器总线(MB1)之间的传输。
全文摘要
本发明说明一种存储系统，该存储系统通过主机总线(HB)被连接到主系统上，并且该存储系统包含具有内部存储器(IR)的存储控制器(FC)和快闪存储器芯片(F1..Fn)，这些快闪存储器芯片(F1..Fn)被构造成能单个清除的存储区，这些存储区又包含多个可写入和可读取的存储扇区，其中，这些扇区被划分成分别由ECC字所保护的扇区段，其中，为了与主系统进行通信而在交替的扇区缓冲器(SB1，SB2)中暂存扇区，并且借助直接快闪存取单元(DFA)在扇区缓冲器(SB1，SB2)与快闪存储器芯片(F1..Fn)之间传输这些扇区，而不必在存储控制器(FC)的内部存储器(IR)中暂存这些扇区。
文档编号G11C29/00GK101069149SQ200580041583
公开日2007年11月7日 申请日期2005年11月30日 优先权日2004年12月4日
发明者R·库恩 申请人:海珀斯通股份公司