专利名称：用以加载输出先进先出缓存器的宽时间窗口频率方法、电路及内存的制作方法
技术领域：
本发明涉及集成电路，更详细地说，是集成电路内存或类似装置中的先进先出(first in-first out，FIFO)缓存器的创新时钟方案。
背景技术：
关于时间信号的术语定义，详列在本发明的实施方式中的专门术语定义。
典型的先进先出加载时钟(FIFO loading clock，FICLK)从主芯片时钟(mainchip clock，INT CLOCK)衍生而来，两者的频率关系相当，即频率(FICLK)＝频率(INT CLOCK)。实际的相位及/或驱动时间可被偏移以提供最大可能时间窗口(widest possible window)，但先进先出加载时钟的频率仍受限于主芯片时钟。
连结先进先出加载时钟至主芯片时钟方式主要有两个缺点，一为先进先出输入时钟时间窗口太狭窄以致无法在任何情况下提供适当的数据捕捉(datacapture)，另一为时钟窗口太宽以致数据重叠输入漏失(data run-through)发生。
在典型的设计中，FICLK的相位可被改变，并且可以等于内部时钟JCLK或者YCLK的相位或其它相位，但该相位仍然是由内部时钟衍生而来。使用这种设计的理由为内部YCLK为自发时钟(free-running clock)且每一个周期都会触发(fire)，无论是读取操作或者写入操作皆然。
图1为一个公知技术的FICLK时钟设计范例，其表示了内部JCLK以及YCLK时钟信号，其后跟随着一个读取信号READ。FICLK-Y表示以YCLK为基础的先进先出载入时钟，FICLK-J表示以JCLK为基础的先进先出载入时钟。在该数据路径中的其它时钟亦为必须，因此从“READ-B”中读取的数据不会在“FICLK-A”的脉冲中被加载。
然而，根据联合电子装置工程协会(Joint Electronic Devices EngineeringCouncil，JEDEC)的DDR2(double data rate 2)标准，由于其频率可以是外部时钟的一半，因此YCLK不可以是自发时钟，而且可以在任一JCLK周期中被启动。
上述两个明显的问题系起因于DDR2标准。
首先，若FICLK与内部时钟JCLK不相关(run off)，则控制该时钟的布局(placement)以配合数据路径/行位址存取延迟(datapath/CAS latency)的关系即可轻易达成，但FICLK可能变得过于窄小而无法提供一个适当的数据捕捉窗口。在图2的例子中，FICLK相对于JCLK以及YCLK而言可以被安排在许多位置上，但其频率必须匹配内部时钟，因此实际开启时间(on time)必定小于内部时钟的开启时间。I-DATA代表FICLK必须捕捉的数据，在图2的例子中，FICLK-A错过了I-DATA-A。由于芯片中一般的电阻/电容延迟及元件延迟会使得YCLK的下降边缘及I-DATA的上升边缘之间具有延迟20，该延迟尤为显著。由于其会因温度以及供应电压而改变，而时钟的周期却是由使用者所固定，这表示延迟20在时钟周期中所占的百分比会根据操作频率而显著地改变，因此宽FICLK是需要的，以确保数据捕捉无误。
再者，若FICLK与YCLK不相关，它可能无法恰当地与行地址存取延迟(CAS latency，CL)匹配，图3表示了一个例子。在数据被FICLK加载先进先出缓存器前，输出时钟启动且试图由先进先出缓存器取得数据是可能的，图3中的时间点30显示了这种情形。
以上两种有缺陷的模式仅为例示，当考量频率变动、数据路径速度、以及行位址存取延迟时，有可能存在各种可能的缺陷模式。
因此，一种可以提供先进先出缓存器最大可能时间窗口，以捕捉数据并防止数据重叠输入漏失的时钟设计是迫切需要的。
发明内容
根据本发明的一个实施例，一种电路及方法提供先进先出缓存器最大可能时间窗口以捕捉数据并防止数据重叠输入漏失。本发明之电路设计在芯片的数据路径太缓慢而无法匹配给定的时钟频率时失去作用，因此整体表现受限于集成电路内存本身，而非先进先出加载时钟设计。
于本发明之先进先出时钟电路中使用之先进先出缓存器的每个输入输出(I/O)包含两个缓存器，因此需利用两个先进先出输入时钟，表示为FICLK<0:1>。当一个FICLK被驱动时，另外一个自动被禁能。在初始阶段，该电路被重置，因此FICLK<1>被驱动，且FICLK<0>被禁能。重置会发生在当FICLK电路不被需要时。
随着接收到有效的读取命令，一个随附在处于低电平的FICLK的转移链(shift chain)开始计数时钟周期，直到处于低电平的FICLK可以被驱动为止，其最终的驱动系取决于处于高电平的FICLK的关闭。
在YCLK的下降边缘，于重置期间被驱动的FICLK随着该读取命令关闭一固定延迟，在YCLK的下降边缘，内存结构由数组输出数据到主存储器总线，因此在YCLK下降后的某个时刻，新的数据将会出现。在重置期间被初始驱动的FICLK可维持有效状态直到该时刻。在YCLK下降后，当在重置期间被初始驱动的FICLK被该延迟禁能时，在重置期间被禁能的FICLK可被驱动。当在重置期间被驱动的FICLK关闭时，在重置期间被禁能的FICLK被驱动，此时外部周期已经过适当数目以满足给定的读取延迟。
因此，本发明的电路在经过已知且表示新数据正在输入之内部时钟(YCLK)的某些延迟之后，禁能现用的FICLK，让另一个FICLK来处理，当目前启动的FICLK被禁能且外部周期已经过适当数目后以满足给定的读取延迟时，本发明之电路驱动另一个FICLK。
在参照附图及实施方式后，所属领域的技术人员便可了解本发明之其它目的，以及本发明之技术手段及实施方式，其中图1至图3表示用于先进先出缓存器之公知时钟设计时序图；图4表示用于本发明之先进先出缓存器之时钟设计时序图；图5表示包含利用本发明的时钟设计之先进先出缓存器之集成电路内存之方框图；图6表示本发明用以提供先进先出时钟设计的电路的方框图；图7A表示本发明用以提供先进先出时钟设计的电路的部分方框图；图7B与图7D表示本发明用以提供先进先出时钟设计的附加电路的门级电路图；图7C表示图7A、图7B与图7D的时序图；图8A与图8B表示图7A之电路的更详细门级电路图；图9A-图9I表示本发明时钟设计之正常、缓慢、与快速操作模式之时序图；以及图10表示本发明之一实施例之简化方框图。
主要元件标记说明20延迟时间30时间点40时间期间42时间期间500芯片架构 502内存储存区504内存储存区 506内存储存区508内存储存区 510G总线512耦合晶体管 514I总线516存取元件 518存取元件520先进先出缓存器 522先进先出缓存器524输出存取元件 526输出存取元件528输出缓冲器 530输入输出连接垫600方框图 602捕捉方块604捕捉方块 606FICLK驱动产生方块608控制逻辑方块 610延迟方块612延迟方块 614FICLK启始捕捉方块616FICLK启始捕捉方块 618FICLK产生方块620FICLK产生方块 800fi_shift电路1000电路 1002电路方块
1004电路方块 1006电路方块100g电路方块 1010电路方块具体实施方式
根据本发明，FICLK基于来自外部时钟之信息被驱动，但尚未被启动(activated)，在这种情况下，先进先出缓存器在数据由芯片被输出前被加载正确的数据。在获得外部读取命令之后，且FICLK被驱动前，所经过时钟边缘之数目为所需CL之函数。当前一个FICLK被禁能后，该FICLK即被完全启动。
前一个FICLK只根据来自YCLK之信息被禁能，根据DDR2标准，数据只会在YCLK的下降边缘出现在数据路径中，因此该情况被选定为该禁能动作的定义点。根据这种方法，数据重叠输入漏失不会在先进先出缓存器中发生(意即“read B”的数据不会在“FIFO-A”结束)。
通过驱动但不启动的作法，严格根据外部时钟的核心FICLK在当前一个FICLK被禁能时才会启动此FICLK，且根据内部YCLK禁能目前的FICLK，内部YCLK之运行速率为外部时钟的一半，并且实质地具有完全可变的工作周期。上述作法亦为FICLK提供最大捕捉时间窗口，解决了前述之第一个问题，同时其被正确地安排以支持多种不同的延迟，并且不会发生数据重叠输入漏失，解决了前述之第二个问题。
在本发明中，该FICLK在前一个被禁能前并不发生改变，也就是禁能路径具有优位控制权(precedence)，可确保最大可能捕捉时间窗口。既然YCLK是一个具有最大值限制的宽度可变时钟，当该数据可得时，该FICLK时序可自我补偿。
参照图4，其表示在CL为3时，本发明之FICLK时序之范例。需注意仅与A数据相关的FICLK<0>之开启时间会尽可能地长以捕捉数据，例如图4中的时间期间40。同时需注意FICLK<0>之启动时点会尽可能地早以支持CL为3之规格，例如图4中的时间期间42。操作速度受限于I-data(A)传递到先进先出缓存器与FICLK<0>的交叉点之输入端的传递速度。需注意仅与B资料相关的FICLK<I>只会在FICLK<0>被禁能后方被启动。
FICLK<0>与FICLK<1>的开启时间总和等于100％，意即该FICLK动作可提供最大可能数据捕捉时间窗口。
综合来看，本发明所披露之方法如下在读取命令产生后，若外部时钟边缘之数目达一定数目，且另一FICLK未动作时，启动一个FICLK；若内部YCLK已下降使得新的数据正在被传递时，禁能某一FICLK，以避免因该FICLK持续开启而导致数据重叠输入漏失发生。
图5表示了可依照DDR2标准运行的集成电路内存之基本芯片架构500，包含先进先出电路，此集成电路内存亦可支持本发明之FICLK时序设计。该内存芯片包含连接64位之G总线510的四个内存储存区(memory bank)502、504、506及508，G总线510经由耦合晶体管512耦合到I总线514，晶体管512的栅极接收RGICLK信号，其在读取操作期间为逻辑1。存取元件516与518耦合I总线数据至先进先出缓存器520与522，存取元件516接收FICLK<0>信号，存取元件518接收FICLK<1>信号，每一个FICLK信号被一个先进先出缓存器使用。输出存取元件524与526耦合先进先出数据至输出缓冲器528，然后至输入/输出衬垫530。输出存取元件524接收OUTCLK<0>信号，输出存取元件526接收OUTCLK<1>信号，输出时钟信号OUTCLK并不与FICLK有关，而与延迟锁相环时间(delay locked loop，DLL)有关，意即在一个时钟中，该输出与外部时钟同时切换。
图6表示本发明产生FICLK的电路方框图600，图6的方框为FICLK与FI-shift电路的组合，其详细内容表示于图7A至图7D，以及图8A至图8B。
方框图600包含捕捉方块602，其接收YCLK、ARS(any read state，在读取命令中维持高电平的信号)、JCLKB、与YEN<1>信号，并输出FI_SHIFT<0>.A0信号；捕捉方框604，其接收YCLK、ARS、JCLKB、与YEN<0>信号，并输出FI_SHIFT<1>.A0信号；FICLK驱动产生方框606，其接收YCLK、ARS、JCLKB、DDR1CL3与YEN<1>信号，并输出YEN<0>信号；控制逻辑方框608，用以接收CL<2:5，15>、DDR2、JCLK、KCLK、PWRUP、以及QRESET信号，并产生CLdecode、KCLK2、KCLK2B、RESET、以及RESETB信号；延迟方框610，用以接收FI_SHIFT<0>.A0、CLdecode、KCLK2、KCLK2B与RESET信号，并产生EN<0>(enable<0>)信号；延迟方框612，用以接收FI_SHIFT<1>.A0、CLdecode、KCLK2、KCLK2B与RESET信号，并产生EN<1>(enable<1>)信号；FICLK启始捕捉方框614，用以接收EN<0>以及RESETB信号，并产生FI<0>信号；以及FICLK启始捕捉方框616，用以接收EN<1>以及RESET信号，并产生FI<1>信号。图6由图6A与图6B合并所构成，其中图6A包含捕捉方框602、捕捉方框604、延迟方框610、延迟方框612、FICLK启始捕捉方框614、FICLK启始捕捉方框616、FICLK产生方框618以及FICLK产生方框620，图6B包含FICLK驱动产生方框606与控制逻辑方框608。
尤需注意的是图6中在方框614与方框616间的连接关系分，由方框612产生的FI<0>与FIB<0>信号被方框616接收，相对地，由方框616产生的FI<1>与FIB<1>信号被方框614接收。
方框图600亦包含FICLK产生方框618，用以接收FI<0>与YEN<0>信号及指示读取/写入信息之DBON控制信号，并输出FICLK<0>时钟信号。同样地，FICLK产生方框620接收FI<1>与YEN<1>信号及DBON控制信号，并输出FICLK<1>时钟信号。
尤需注意的是，在图6中以及本发明的披露中，YCLK功能可利用单击脉冲产生器产生，以在更高的操作频率下获得较佳的表现。
本发明的电路进行重置后，FICLK<0>被选定以进行下一次读取。在本实施例中，该重置操作实际上会驱动FICLK<1>，而后在下一次操作中驱动FICLK<0>。无论选择哪一个FICLK，理论上都必须连接至尚未加载数据的先进先出缓存器，意即先进先出缓存器之输入与输出指针理论上必须在相同的位置被启始。
图7A至图7D以及图8表示了本发明之一实施例之门级电路，其仅支持DDR2标准。然而，经过如下说明所披露的些许调整，该电路即可同时支持DDR2以及DDR1标准。
图7A之单一方框显示了在fi_shift电路800中的节点名称以及信号，其可与图8对应。fi_shift电路800为本发明用以适当产生FICLK信号之电路的部分方框图，fi_shift电路800之节点名称显示在该方框之中，供应至节点之信号显示于方框之外。
图7A所显示之信号命名方式如下。在许多信号之前的<*2>表示该信号被施加在fi_shift电路的2个布局中的每一个。标示在第7A图右上角之FI_SHIFT<0:1>表示第7图中fi_shift电路有2个布局FI_SHIFT<0>及FI_SHIFT<1>。CL为CAS latency的缩写。在信号尾端的B代表″bar″，即被指示信号的反相，例如当CL23为高电平时，CL23B即为低电平，当CL23为低电平时，CL23B即为高电平。在CL后加一个数字(有时标示在刮号<>内)表示当该部分被设定在CL时，该信号为高电平，反之则为低电平。当CL后加多个数字时，表示在CL为这些数字中的一个时，该信号为高电平。ARS表示任何读取状态(any read state)信号。JCLK4B系为内部时钟JCLK的延迟并反相表示。KCLK2系为外部时钟的延迟表示，KCLK2B系为KCLK的反相信号。RESET为内部重置信号，RESETB为其反相信号。YEN<1:0>表示图7B中之YEN<1>，施加到fi_shift之布局FI_SHOFT<0>的节点FIN之信号。YEN<0>施加到fi_shift之布局FI_SHOFT<1>的节点FIN之信号。fi_shift之布局FI_SHOFT<0>之节点SKEN与信号EN<0>连结。fi_shift之布局FI_SHOFT<1>之节点SKN与信号EN<1>连结。
参照图7B，其详细表示了FICLK产生电路的其它部分，图6之电路方框606，614，616，618，以及620的细节表示于第7B图中，图7B由图7B(1)与图7B(2)合并所构成，其中图7B(1)包含电路方框614，616，618，以及620，图7B(2)包含电路方框606。电路方框606包含锁存器I174/I171/I172以及I175/I178/I177、支持数字电路例如反相器I198、I179、I181、I180、I205及I204、或非门I178与与非门I185、以及通过栅I193。电路方框614与616包含多个反相器与锁存器，电路方框618与620包含与非门、或非门以及两个反相器。
图7C表示了图7B中各信号的时序图。FICLK在如表1所示的CL条件下的时点通过KCLK导通。
CL时间DDR1DDR2CL<1.5>T0.5
CL<2>CL<2> T0.5CL<2.5> CL<3> T1CL<3>T1.5CL<4> T2CL<5> T2表1YCLK下降或DBON于高电平时可以关闭现用FICLK。
图7C表示了在DDR2的CL<5>条件下，FICLK(0或1)只会在读取命令的两个周期后启动，并且会在随后的YCLK转为低电平时关闭。
参照图7D，另外的数字电路例如与非门、或非门及反相器是用以产生如第7B图、第8A图与第8B图电路中的可变控制与时钟信号。
参照图8A，输入与非门I111接收输入信号ARS与FIN(即图7中的YEN<N>)并耦合到反相器I112，其交替耦合到N通道晶体管M6，晶体管M6与另外两个N通道晶体管M5与M12串联，晶体管M5的栅极接收YCLK信号，晶体管M12的栅极接收JCLKB信号。当所有的控制信号中有一个为高电平时，节点A0会被拉至低电平，以捕捉读取信号。在图8A中的其它电路为四个锁存器的串联结构(在图8B中的五个锁存器将详述于后)，其受KCLK2与KCLK2B控制。需注意在图8A中之锁存器以下列方式交替第一与第三锁存器在KCLK2为高电平时关闭，第二与第四锁存器则为开启。第二至第四锁存器可因应CL选择性地短路。每一个锁存器可经由在晶体管M13、M15、M16与M17的栅极所接收到的RESET信号重置。
图8A的电路可因应与CL有关的时序差异而调整。除了DDR2的操作模式外，图8A的电路亦支持DDR1的操作模式，并由图7D的电路控制。图8A的电路包含可编程移位缓存器。在DDR1的操作模式中，芯片的YCLK频率会自动地限制在与TCK相同的频率，YCLK的禁能动作会自动地处理这种状况，因为它只与YCLK的下降边缘有关。对于DDR1来说，驱动路径受到如图7D的电路控制，仅必须调整到适当的外部时钟边缘数目以提供适当的延迟。
当图7D中的QRESET信号转为高电平时，图8A中的整个电路将会被初始化，同时A0会被设定为高电平，且每一个fi_shift电路中的A0P5、A1、A1P5、A2皆被设为低电平，且EN<0>与EN<1>皆被设为低电平。参照第7B图，这种状况会设定FI<0>为低电平、FI<1>为高电平、YEN<0>为低电平、YEN<1>为高电平，造成FICLK<0>为低电平，且FICLK<1>在DBON为低电平时为高电平，在DBON为高电平时为低电平。
回到图8A，当ARS信号转为高电平且YCLK与JCLKB皆为高电平时，fi_shift<0>中的读取状态A0转为低电平。接着，当KCLK2(KCLK的延迟)转为低电平时，fi_shift<0>中的A0P5转为高电平。若芯片为CL<2>或CL<1.5>，或当KCLK2上升，在fi_shift<0>中的A1转为高电平。在KCLK2上升后且JCLKB转为低电平时，A0转为高电平。若芯片不是CL<5>或CL<4>，或芯片为DDR1模式但不是CL3，或当KCLK2下降时，在fi_shift<0>中的A1P5转为高电平。当KCLK2下降时，A0P5亦下降。若芯片不为CL4或CL5，或KCLK2上升，则EN<0>上升。若芯片为CL<2>或CL<1.5>，或KCLK2上升，则A1转为低电平。当EN<0>为高电平且FI<1>为高电平，则LFIB<0>转为低电平且FI<0>转为高电平。当FI<0>为高电平且EN<1>为低电平时，LFIB<1>为高电平且FI<1>转为低电平。若芯片不为CL<5>或CL<4>，或芯片为DDR1模式但不是CL<3>，或KCLK2下降，在fi_shift<0>中的A1P5转为低电平。若芯片不为CL5或CL4，或KCLK2上升，EN<0>转为低电平。当ARS与YCLK皆为高电平时，ARSYCLK转为高电平，将YEN<1>传递到NEXTYEN<0>。若不是在CL<3>及DDR1模式，当YCLK下降时YORJCLKCL3转为低电平，若当在DDR1及CL<3>模式下，当YCLK下降及JCLK上升时，YORJCLKCL3转为低电平。YORJCLKCL3转为低电平可将NEXTYEN<0>传递到YEN<0>。在QRESET之后的第一ARSYCLK会将NEXTYEN<0>设定为高电平，接下来的YORJCLKCL3转为低电平会使得YEN<0>为高电平且YEN<1>为低电平。在FI<0>为高电平且YEN<0>为高电平的状态下，FICLKB<0>转为低电平。在DBON为低电平且当FICLKB<0>为低电平时，FIANDDBONB<0>将转为高电平的状态下且FICLK<0>转为高电平。接下来的YCLK伴随着ARS高电平而上升，其如同上述在fi_shift<0>设定过程设定fi_shift<1>中的A0。在YCLK下降时(或者在DDR1模式的CL3状况下，在YCLK下降后，第一JCLK上升时)，YEN<1>转为高电平且YEN<0>转为低电平，使FICLK<0>转为低电平。一旦YEN<1>与FI<1>皆为高电平且DBON为低电平，则FICLK<1>会被设定为高电平，直到下一个YCLK再次启动这个流程。
若要适用于DDR2-667或DDR2-800标准，如图8B所示，图8B由图8B(1)与图8B(2)合并所构成，其中图8B(1)包含电路方框602与604，图8B(2)包含电路方框610与612。一个受控于KCLK2B的外加锁存器可加入到方框610与612中，此外加的锁存器包含传输栅I169与I170、包含反相器I172、I173与I171之锁存级电路以及一个重置晶体管M35。当必要时，可以加入额外的锁存器以支持更高的延迟。
图9A至图9I表示3种时钟状态分别在DDR2且CL分别为3、4、5的操作模式下之时序图，因此共9个时序图。
在DDR2的CL4或CL5状况下，至少在输出时钟边缘的两个周期之前，该FICLK不被驱动。因此，如果在T4边缘(T0加上四个周期，意即CL4)要输出，则在T2之前FICLK不被驱动。
不同的CL数值会依照符合该CL需求的方式延迟不同的时间，但不会让数据重复输入漏失产生，以前述范例来说，在第一次加载FICLK<0>的数据被输出缓冲器OUT-A读取之前，不会重复加载FICLK<0>。
图9A表示单一读取爆发长度(burst length)为4，CL为3，FICLK<1>关闭且FICLK<0>开启的状况。
图9B表示连续三个读取的状况，每一个爆发长度为4(总和为12)，CL为3，并工作在相对缓慢的时钟频率。需注意该FICLK脉冲占该时钟周期的小部分，以避免数据输入漏失。
图9C表示连续三个读取的状况，每一个爆发长度为4(总和为12)，CL为3，并工作在相对快速的时钟频率。需注意该FICLK脉冲占该时钟周期的大部分，以允许提供给被时钟周期的大部分延迟的数据最大时间窗口。
图9D至图9F所显示之时序类似于图9A至图9C，但其表示CL为4之情况。
图9G至图9I所显示之时序类似于图9A至图9C，但其表示CL为5之情况。
第10图表示本发明之一实施例之简化方框图。电路1000包含一方框1002，用以接收YCLK、ARS、JCLKB、DDR1CL3与YEN<1>信号，且用以提供YEN<0>及YEN<1>信号，方框1002在YCLK下降时产生这些信号来禁能FICLK。方框1004与1006分别捕捉读取信号并偏移该信号以在正确时间启动FICLK信号，如果该FICLK信号为下一个应该被启动的信号。方框1004接收YCLK、ARS、JCLKB、YEN<1>、CLdecode、KCLK2、KCLK2B、RESET、RESETB、FI<1>与FIB<1>信号，并提供FI<0>与FIB<0>信号。方框1006接收YCLK、ARS、JCLKB、YEN<0>、CLdecode、KCLK2、KCLK2B、RESET、RESETB、FI<0>、与FIB<0>信号，并提供FI<1>与FIB<1>信号。当FI<0>与YEN<0>为高电平且DBON为低电平时，方框1008产生FICLK<0>信号，而当FI<1>与YEN<1>为高电平且DBON为低电平时，产生FICLK<1>信号。方框1010为逻辑方框以译码延迟、重置，并延后KCLK信号，方框1010接收CL<2:5，15>、DDR2、JCLK、KCLK、PWRUP与QRESET信号，并产生CLdecode、KCLK2、KCLK2B、RESET、与RESETB信号。第10图之电路方框1000为可变、简化的电路，以方框图方式呈现来增进对本发明之了解。
专门术语定义YCLKR为YCLK信号，只因读取而触发。
JCLK为内部时钟，其频率与外部时钟相同，但时钟之高电平时间并不一定为固定宽度，意即内部时钟的工作周期可以与外部时钟不同。
YCLK为对应于DRAM的行存取时间的内部频率。在本发明的DDR2架构中，YCLK可等于外部时钟Tck(或其半频率)。在YCLK下降边缘时，数据由数组输出到芯片的主要数据总线(I-bus)。在本发明的DDR2架构中，YCLK只当被需要时在周期中触发，其频率受限于主时钟频率的一半。在DDR1架构中，YCLK频率等于芯片时钟频率。
KCLK为被缓冲的外部时钟的内部对应形式。
FICLK为先进先出输入时钟，对输出先进先出缓存器加载，与外部频率不相关(非DLL时钟范围)，该先进先出缓存器的输出时钟与DLL时钟范围不相关。
FIFO是指先进先出缓存器，在输出路径中储存数据。每一个输出位包含多个平行的先进先出缓存器，实际的缓存器数目为支持的CL与时钟频率范围的函数，其覆盖的范围必须运行。
每一个先进先出缓存器之加载为所指定的FICLK<#>之函数，其可基于主芯片时钟范围的信号而被驱动或禁能。先进先出缓存器中的数据因应某些运行在DDL时钟范围的输出时钟，从特定的先进先出缓存器被读取出来。因此，先进先出缓存器系在两个时钟范围中作为缓冲。
CL系行地址存取延迟，表示在读取命令之后，在数据真正由DRAM输出前，需经过多少个工作周期。
上述说明已披露本发明的原理以及其特殊元件、电路、与基本技术，需清楚理解的是上述叙述仅用以举例，并非作为本发明之范围限制。尤其需特别理解的是，任何所属领域的技术人员可因上述披露之教示，而对本发明进行修改。这些修改可关于其它已知的特征或被应用于除了本发明已披露之特征或加入本发明已披露之特征。虽然权利要求指出了特定的技术特征组合，然需了解的是本发明之范围亦包含所属领域的技术人员因本发明所披露的任何明示或非明示之特征，以及因特征之归纳或修改，而产生的创新特征或者创新组合，无论这种与本发明有关系之创新是否已被披露于权利要求，或者是否缓解了一个或者全部的本发明所欲解决的技术问题。申请权人保留在专利申请过程中，或于后续申请案中，因应上述技术特征或其组合以规划新的权利要求的权利。
权利要求
1.一种操作集成电路内存中之多个先进先出缓存器之方法，其特征是包含下列步骤基于与内部芯片时钟信号相关的数据，禁能第一先进先出时钟信号；以及当该第一先进先出时钟信号已被禁能，并且已经过适当数目的时钟边缘以满足特定读取延迟时，驱动第二先进先出时钟信号。
2.根据权利要求1所述的方法，其特征是禁能与驱动该第一以及第二时钟信号兼容于双倍数据传输率之DDR1以及DDR2标准。
3.根据权利要求1所述的方法，其特征是还包含从属该第一及/或第二先进先出时钟信号至主芯片时钟的预设阶段。
4.一种先进先出时钟电路，其特征是包含第一捕捉电路，接收第一及第二内部时钟信号；第一迟延电路，耦合到该第一捕捉电路，并接收外部时钟信号；第一先进先出时钟起始捕捉与锁存电路，耦合到该第一迟延电路；第一先进先出时钟产生器电路，接收读/写信息，耦合到该第一先进先出时钟起始捕捉与锁存电路，以产生第一先进先出时钟信号；第二捕捉电路，接收该第一及该第二内部时钟信号；第二迟延电路，耦合到该第二捕捉电路，并接收外部时钟信号；第二先进先出时钟起始捕捉与锁存电路，耦合到该第二迟延电路；第二先进先出时钟产生器电路，接收读/写信息，耦合到该第二先进先出时钟起始捕捉与锁存电路，以产生一第二先进先出时钟信号；以及电路，以提供延迟信息给该第一及第二捕捉电路，以及该第一及第二先进先出时钟产生器电路；其中该第一及第二先进先出时钟起始捕捉与锁存电路为相互电通联。
5.一种集成电路内存，其特征是包含多个内存储存区，耦合到第一数据总线；第二数据总线，耦合到该第一数据总线；第一输入存取装置，以耦合该第二数据总线到第一先进先出缓存器；第一输出存取装置，以耦合该第一先进先出缓存器到输入输出衬垫；第二输入存取装置，以耦合该第二数据总线到第二先进先出缓存器；以及第二输出存取装置，以耦合该第二先进先出缓存器到该输入输出衬垫；其中该第一及第二输入存取装置接收第一及一第二先进先出时钟信号，该第一及第二输出存取装置接收第一及第二输出时钟信号，其中该先进先出时钟信号的相位与工作周期是可变的，以提供最大可能时间窗口，使该第一及第二先进先出缓存器捕捉数据并防止数据重叠输入漏失。
6.一种用以操作集成电路内存中之多个先进先出缓存器之电路，其特征是包含禁能电路，以禁能第一先进先出输入时钟信号，基于与第二先进先出输入时钟信号有关的数据；以及驱动电路，当该第一先进先出时钟信号已被禁能，并且已经过适当数目的时钟边缘以满足特定读取延迟时，以驱动该第二先进先出时钟信号。
7.根据权利要求6所述的电路，其特征是还包含电路，以禁能及驱动该第一及第二时钟信号，该禁能及驱动兼容于DDR1以及DDR2标准。
8.根据权利要求6所述的电路，其特征是还包含从属该第一及/或第二先进先出时钟信号至主芯片时钟的预设相位。
9.根据权利要求6所述的电路，其特征是还包含多个串联锁存元件。
10.根据权利要求9所述的电路，其特征是上述这些锁存元件接收时钟信号。
11.根据权利要求9所述的电路，其特征是上述这些锁存元件接收时钟信号以及反相时钟信号。
12.根据权利要求9所述的电路，其特征是上述这些锁存元件为二择一地被开启或关闭。
13.根据权利要求9所述的电路，其特征是每一个锁存元件包含输入传输栅。
14.根据权利要求9所述的电路，其特征是每一个锁存元件包含一对相互耦合的反相器。
15.根据权利要求9所述的电路，其特征是每一个锁存元件包含重置晶体管。
16.根据权利要求9所述的电路，其特征是每一个锁存元件包含输出反相器。
17.根据权利要求9所述的电路，其特征是上述这些锁存元件中至少一个锁存元件用以接收行地址存取延迟信息。
18.根据权利要求9所述的电路，其特征是上述这些锁存元件个数为四个。
19.根据权利要求9所述的电路，其特征是上述这些锁存元件个数为五个。
20.根据权利要求9所述的电路，其特征是还包含输入逻辑栅，以捕捉读取信号。
全文摘要
电路提供先进先出缓存器最大可能时间窗口以捕捉数据，并防止数据重复输入漏失，该先进先出缓存器于每个输出入端包含两个缓存器，每个先进先出缓存器使用一个先进先出输入时钟。一开始，该电路被重置，使得一个时钟被启动，另一时钟被禁能。在接收到有效的读取命令时，附加到FICLK且原为低电平的转移链开始计数时钟周期，最后决定何时该FICLK可被驱动。最后驱动操作取决于高电平的FICLK何时要关闭，在重置时被驱动的FICLK于与读取命令相关的YCLK下降边缘后关闭一个固定的迟延。
文档编号G11C7/00GK1956097SQ20061011153
公开日2007年5月2日 申请日期2006年8月21日 优先权日2005年10月25日
发明者强·艾伦·飞, 凡·巴特勒 申请人:茂德科技股份有限公司(新加坡子公司)