专利名称：闪存器件及使用其的擦除方法
闪存器件及使用其的擦除方法相关申请的交叉引用本申请要求2006年9月29日提交的韩国专利申请第10-2006-96186 号的优先权，其全部内容通过引用结合于此。技术领域一般来说，本发明涉及闪存器件，更具体地，涉及闪存器件及使用 其的擦除方法，其中同时擦除多个块，从而缩短了擦除时间。
背景技术：
通常，NAND闪存器件包括多个单元块。 一个单元块包括其中多个 单元被串联的多个单元串、多个位线、多个字线、连接在所述单元串和 所述位线之间的漏选择晶体管以及连接在所述单元串和公共源线之间 的源选择晶体管。同时，共享一个字线的多个存储器单元组成一个页。全部单元共享 一个P阱。NAND闪存器件还包括用于向所述单元块施加特定电压的传 输晶体管(pass transistor )。所述传输晶体管包括用于漏选择的高电压 晶体管、用于源选择的高电压晶体管以及用于单元选择的高电压晶体 管。在以上构造的NAND闪存器件中，为了将数据编程到存储器单元 中，执行擦除，然后仅在所选的单元组上执行编程操作。在这种情况下， NAND闪存器件的编程操作是基于页来执行，但是其擦除操作则是基于 单元块来执行的，因为全部单元共享所述P阱。下面简要说明传统 NAND闪存器件的擦除方法。选择所述多个单元块中任一个之后，电源电压施加至连接到所选单 元块的传输晶体管中用于漏选择的高电压晶体管、用于源选择的高电压 晶体管以及用于单元选择的高电压晶体管中的每一个的栅端子。4.5V电 压通过用于漏选择的高电压晶体管和用于源选择的高电压晶体管施加
到漏选择晶体管和源逸择晶体管，而ov电压通过用于单元逸择的高电压晶体管施加到存储器单元。此外，ov电压施加至连接到未选单元块的传榆晶休營中用子漏逸择的高电压晶体管、用于源选择的高电压晶体管以及用于单元选择的高电 压晶体管中的每一个的栅端子。擦除电压施加到全部单元块的p阱。但 是，在未选单元的p阱中，当擦除电压上升时，由于所述字线的电容以 及所述字线与所述p阱之间的电容所导致的耦合效应，未选单元块的字 线电压上升。因此，未选单元块不被擦除。图l所示为传统闪存器件的块切换电路的电路图。参考图1，块选择电路10响应于多个经解码的块地址BA0到BAi 来输出块选择信号(Bsel)并选择存储器块。在擦除操作时，所述闪存器件通过单独指定将执行擦除操作的块地 址来执行擦除操作。因此，存储器控制器必须为每个块指定块地址，并 且擦除时间与指定块的数量成正比增加。发明内容本发明针对一种闪存器件及使用其的擦除方法，其中，响应于根 据经解码的块地址和所选的块地址而直观使能的控制信号，所述闪存 器件的块切换电路被控制，以同时或顺序地擦除多个所需的存储器 块，因此缩短了器件的擦除时间。在本发明的一个实施例中， 一种闪存器件包括多个块选择电路和 多个存储器块。所述多个块选择电路响应于多个经解码的块地址信号和 块控制信号来产生块选择信号。所述多个存储器块响应于所述块选择信 号连接到全局线，并包括响应于阱偏置来执行擦除操作的多个存储器单 元阵列。每个块选择电路响应于所述块控制信号来产生所述块选择信 号，而不管所述多个经解码的块地址信号，或响应于所述多个经解码的 块地址信号，选择所述块选择信号，以选择对应的存储器块。在本发明的另一实施例中， 一种闪存器件的擦除方法包括从多个 存储器块中选择将执行擦除操作的起始存储器块和结束存储器块；顺序
使能分别连接到从起始存储器块到结束存储器块的块选捧电路；以及通 过对所述起始存储器块到所述结束存储器块的阱施加擦除偏置来顺序 地擦除所述存储器块。在本发明的又一实施例中， 一种闪存器件的擦除方法包括从多个 存储器块中选择将执行擦除操作的一个或多个存储器块；同时使能与所 选捧的一个或多个存储器块对应的块选捧电路；以及通过对所选择的一个或多个存储器块施加擦除偏置来同时擦除多个存储器块。
图1为传统闪存器件的块切换电路的电路图。图2为包括根据本发明实施例的块切换电路的闪存器件的电路图。
具体实施方式
将参考
根据本发明的实施例。图2为包括根据本发明的实施例的块切换电路的闪存器件的电路图。参考图2,闪存器件100包括多个块选择电路110a至110x(其中"a" 至"x"是正整数)以及多个存储器块120a至120x (其中"a，，至"x，， 是正整数)。多个块选择电路110a至110x分别连接到多个存储器块120a 至120x。多个块选择电路110a至110x具有相似的构造和操作。因此，仅以 块选择电路110a为例进行说明。块选择电路110a包括控制信号发生器111和选择信号发生器112。控制信号发生器111响应于多个经解码的块地址信号BAO至BAi 和块控制信号BAI来产生选择控制信号S2。控制信号发生器111包括NAND门ND2、 AND门AND、锁存器 LAT以及NMOS晶体管N2和N3。 NAND门ND2对多个经解码的块 地址信号BAO至BAi执行NAND操作，并输出组合信号Sl。 AND门
AND对组合信号Sl和锁存器LAT的节点QA的信号执行AND操作， 并产生选择控制信号S2。锁存器LAT包括以反向并联结构来连接的反 相器IV1和IV2。NMOS晶体管N2连接到锁存器LAT的节点QB以及 地电压Vss，并响应于复位信号BA—RST来连接节点QB和地电压Vss。 NMOS晶体管N3连接到锁存器LAT的节点QA以及地电压Vss，并响 应于块控制信号BAI来连接节点QA和地电压Vss。选捧信号发生器112包括NAND门NDl、PMOS晶体管PI和NMOS 晶体管Nl。 PMOS晶体管PI连接在电源电压Vcc和节点NA之间。 PMOS晶体管PI具有连接到地电压Vss的栅极，并将电源电压Vcc提 供给节点NA。 PMOS晶体管PI具有电阻值，并用作电阻。NAND门 ND1对在擦除操作时施加为逻辑高电平(例如，电压Vcc)的编程预充 电条状(program precharge bar signal)信号PCb和选择控制信号S2 执行NAND操作，并产生组合信号S3。 NMOS晶体管Nl连接到NAND 门ND1的输出端子，并响应于预充电信号PRE来输出组合信号S3作 为块选择信号Bsel。这时，预充电信号PRE是具有电压Vcc +Vth的逻 辑高电压信号。多个存储器块120a至120x具有相似的构造和操作。因此，仅以存 储器块120a为例进行说明。存储器块120a包括传输晶体管单元121和存储器单元阵列单元122。传输晶体管单元121包括多个传输晶体管Tl至Tn。多个传输晶体 管Tl至Tn响应于块选择信号Bsel而接通，并分别连接全局漏选择线 GDSL与漏选择线、全局字线GWL〈31:0、与字线，以及全局源选择线 GSSL与源线。存储器单元阵列单元122包括分别具有串结构的多个单元阵列，其 中多个存储器单元MC0至MC31、漏选择晶体管和源选择晶体管是串 联的。下面参考图2详细说明根据本发明的实施例的闪存器件的擦除操作。
为了在所述擦除操作的指令设置操作时指定起始块地址和结束块 地址，设置将执行擦除操作的存储器块的范围。此外，为了单独的擦除 操作，规定从多个块地址中选择的块地址。由块地址扫描电路(未示出〉 产生与所迷多个块地址的起始块地址和结束块地址对应的块控制信号BAI或选择块地址。在本发明的某些实施例中，可用通用计数器来实现 所述块地址扫描电路。在本发明的一个实施例中，说明了一个例子，其中擦除起始块设置 为存储器块120a，且结束块设置为存储器块120x。复位信号BA—RST施加到控制信号发生器111的NMOS晶体管N2， 使得锁存器LAT的节点QB和地电压Vss连接。因此，节点QA复位 为逻辑高电平。此后，块控制信号BAI从逻辑低电平转变为逻辑高电平， 以接通控制信号发生器111的NMOS晶体管N3。因此，锁存器LAT 的节点QA转变为逻辑低电平(例如地电压Vss)。NAND门ND2对多个经解码的块地址信号BAO至BAi执行NAND 操作，并输出低电平的组合信号Sl。 AND门AND对节点QA的逻辑 低电平信号以及逻辑低电平的组合信号Sl执行AND操作，并产生逻辑 低电平的选择控制信号S2。选择信号发生器112的节点NA，从PMOS晶体管Pl提供的电源 电压Vcc被控制信号发生器111的选择控制信号S2放电至逻辑低电平。 这时，PMOS晶体管Pl具有电阻值，而节点NA稳定为逻辑低电平。 NAND门ND1对逻辑低电平的选择控制信号S2和在擦除操作时变为逻 辑高电平的编程预充电条状信号PCb执行NAND操作，并输出逻辑高 电平的组合信号S3。响应于逻辑高电平Vcc +Vth的预充电信号PRE, NMOS晶体管Nl被接通，并将逻辑高电平的组合信号S3输出至块选 择信号Bsel。块选择信号Bsel激活存储器块120a的传输晶体管单元121。换言 之，响应于块选择信号Bsd，多个传输晶体管Tl至Tn被接通，且因 此分别连接全局漏选择线GDSL与漏选择线、全局字线GWL〈31:0与 字线，以及全局源选择线GSSL与源线。这时，在约20V的阱偏置作为 逻辑高电压被施加到存储器块120a的阱的状态下，对存储器块120a执 行擦除操作。此后，借助于所述块地址扫描电路来使能施加到块选择电路110b 的块控制信每B人I,以便如上所速进秄对存储器块120b的擦除搡作。 此过程顺序执行，直到完成了对结束存储器块120x的擦除操作。在同时执行对多个存储器块的擦除操作的情况下，可以通过使能与 对应存储器块地址对应的块控制信号BAI，可同时执行擦除操作。如上所述，根据本发明的实施例，响应于才艮据经解码的块地址和所 选的块地址而直观J吏能的控制信号，闪存器件的块切换电路被控制， 以同时或顺序擦除多个所需的存储器块。因此，可缩短所述器件的擦 除时间。本发明的上述实施例是示意性的而非限制性的。各种替换和等同均 是可能的。考虑到本公开的其他增加、减少或修改是显而易见的，并意 欲包含在所附权利要求的范围内。
权利要求
1.一种闪存器件，其包括多个块选择电路，响应于多个经解码的块地址信号和块控制信号来产生块选择信号；以及多个存储器块，响应于所述块选择信号而连接到全局线，并包括响应于阱偏置来执行擦除操作的多个存储器单元阵列，其中，每个所述块选择电路响应于所述块控制信号来产生所述块选择信号，而不管所述多个经解码的块地址信号，或响应于所述多个经解码的块地址信号来选择所述块选择信号，以选择对应的存储器块。
2. 如权利要求1所迷的闪存器件，其中所述多个块选择电路中每一 个包括控制信号发生器，响应于所述多个经解码的块地址信号和所述块控制信号来产生选择控制信号；以及选择信号发生器，响应于所述选择控制信号来产生所述块选择信号。
3. 如权利要求2所述的闪存器件，其中所述控制信号发生器包括 NAND门，其逻辑地组合所述多个经解码的块地址信号，并产生组合信号；锁存器，其存储对应于所述块控制信号的信息；晶体管，其连接到所述锁存器的输出节点和地电压，并被配置成响 应于所述块控制信号来控制所述锁存器的输出节点电压；以及AND门，其逻辑地组合所述锁存器的输出节点电压与所述组合信 号，并产生所述选择控制信号。
4. 如权利要求2所述的闪存器件，其中所述选择信号发生器包括 NAND门，其逻辑地组合所述选择控制信号和编程预充电条状信号，并产生组合信号；以及晶体管，其响应于预充电信号，将所述组合信号作为所述块选择信 号来输出。
5. 如权利要求1所述的闪存器件，其中响应于所选择的块地址信 号，所述块控制信号被使能。
6. 如权利要求l所述的闪存器件，其中在所述块控制信号中，响应 于所选择的块地址信号的起始地址和结束地址，各个块控制信号被顺序 地使能。
7. 如权利要求6所述的闪存器件，其还包括块地址扫描电路，所述 块地址扫描电路具有计数器，以响应于所迷起始地址和所述结束地址来 产生被顺序地使能的所述块控制信号。
8. —种闪存器件的擦除方法，其包括从多个存储器块中选择将执行擦除操作的起始存储器块和结束存 储器块；顺序使能分别连接到从起始存储器块至结束存储器块的块选择电 路；以及通过对所述起始存储器块至所述结束存储器块的阱施加擦除偏置 来顺序地擦除所述存储器块。
9. 一种闪存器件的擦除方法，其包括从多个存储器块中选择将执行擦除操作的一个或多个存储器块； 基本上同时使能与所选择的 一个或多个存储器块对应的块选择电 路；以及通过对所选择的一个或多个存储器块施加擦除偏置来基本上同时 擦除多个存储器块。
全文摘要
一种闪存器件，其包括多个块选择电路和多个存储器块。所述多个块选择电路响应于多个经解码的块地址信号和块控制信号来产生块选择信号。所述多个存储器块响应于所述块选择信号而连接到全局线，并包括响应于阱偏置来执行擦除操作的多个存储器单元阵列。每个块选择电路响应于所述块控制信号来产生所述块选择信号，而不管所述多个经解码的块地址信号，或响应于所述多个经解码的块地址信号来选择所述块选择信号，以选择对应的存储器块。
文档编号G11C16/14GK101154456SQ20061015642
公开日2008年4月2日 申请日期2006年12月31日 优先权日2006年9月29日
发明者王钟铉 申请人:海力士半导体有限公司