专利名称：半导体存储装置及其驱动方法
技术领域：
本发明涉及一种半导体存储装置，更具体而言，涉及一种传输单元数据至位线且没有损耗的半导体存储装置。
背景技术：
随着半导体技术的开发，已创造出可储存大量数据的半导体存储装置。半导体存储装置储存一数据(one data)于一个单元中。为了储存大量的数据，将多个单元集成至一个半导体存储装置中。因此，现有技术的趋势是尽可能地缩小单元尺寸，以便将多个单元集成于半导体存储装置中。在动态随机存取存储器(DRAM，Dynamic Random AccessMemory)的情形中，可由一个晶体管及一个电容器来配置单元，作为开关的单元晶体管的尺寸应尽可能地减小并且还减少单元电容器的电容。
因此，由于该单元中所储存的数据信号的大小非常小，而无法从单元直接输出数据。结果，需要对该单元中所储存的数据进行感测与放大的操作。大多数的半导体存储装置具有感测放大器，该感测放大器感测并放大该单元中所储存的数据。重要的是，需花费长时间来感测与放大该数据。当供应该单元中所储存的数据至位线时，感测放大器感测并放大预充电至预定电压电平的位线条(bit line bar)和位线间的信号差。
另一方面，为了降低半导体存储装置的功耗，减少了输入至半导体存储装置的外部源电压的电平。因此，当由感测放大器感测与放大供应有数据信号的位线及预充电的位线条之间的电压差的时间增加时，降低了用于驱动该感测放大器的驱动电压的电平。
由于降低了外部源电压的电平，使得难以传输单位单元中所储存的数据至位线。例如，难以导通或关断开关MOS晶体管以传输该单位单元中所储存的数据至位线、或传输供应至位线的数据信号至该单位单元。单位单元中的开关MOS晶体管的栅极耦接至字线。当施加至字线的电压不足时，便无法有足够的时间来导通作为单位单元的开关的MOS晶体管。
在数据读取时，连续进行写入及读取操作，如果暂时降低由外部源电压所产生的字线驱动电压的电平，则无法导通该单位单元中的开关MOS晶体管。这意味着无法传输数据信号至位线、无法感测与放大数据，并且因而导致数据存取失败。
发明内容
本发明的实施例提供一种在单位单元中具有开关MOS晶体管的半导体存储装置，其即使以低电平的外部源电压也可平稳地导通/关断。
本发明的实施例提供一种半导体存储装置，包括单元区域，具有多个单位单元，每个单位单元具有开关MOS晶体管以传输数据；外围电路部件，用于存取该单位单元中所储存的数据；以及阈值电压控制部件，控制该开关MOS晶体管的阈值电压。
本发明的另一实施例提供一种半导体存储装置，包括开关MOS晶体管，形成设置在单元区域中的单位单元；排组体电压(bank bulkvoltage)供应部件，供应体电压至MOS晶体管的体；以及外围电路体电压供应部件，供应体电压至外围电路，其中，当存取数据时，该排组体电压供应部件暂时供应第一体电压至开关MOS晶体管，以降低开关MOS晶体管的阈值电压。
本发明的再一实施例提供一种半导体存储装置，包括开关MOS晶体管，形成设置在单元区域中的单位单元；体电压供应部件，选择性供应第一体电压或第二体电压至开关MOS晶体管的体；以及命令控制部件，其控制体电压供应部件，其中，当存取数据时，体电压供应部件暂时供应第一体电压至开关MOS晶体管，以降低开关MOS晶体管的阈值电压。
本发明的又一实施例提供一种半导体存储装置，包括开关MOS晶体管，形成设置在单元区域中的单位单元；体电压供应部件，供应第一体电压至该开关MOS晶体管的体；开关电路部件，耦接体电压供应部件的输出端子，以切换输出端子至第二体电压端子；以及命令控制部件，控制开关电路部件，其中，当存取数据时，由该开关电路部件暂时切换体电压供应部件的输出端子，以降低开关MOS晶体管的阈值电压。
本发明的再一实施例提供一种驱动半导体存储装置的方法，包括供应具有第一电压电平的第一体电压作为开关MOS晶体管的体电压；供应具有第二电压电平的第一体电压作为该开关MOS晶体管的体电压；通过导通开关MOS晶体管来传输单位单元中所储存的数据信号至位线；以及供应第一体电压作为开关MOS晶体管的体电压。
图1是根据本发明的实施例的半导体存储装置的框图；图2是图1中所示的排组体电压供应部件以及外围电路体电压供应部件的详细框图；图3是图2中所示的排组体电压供应部件的详细框图；图4是图3中所示的排组体电压产生部件的电路图；图5示出图4中所示的排组体电压供应部件操作的波形；图6是图3中所示的开关电路部件的电路图；图7是图2中所示的排组体电压电平检测器的电路图；图8是图1及图2中所示的半导体存储装置的时序图；图9示出图1及图2中所示的半导体存储装置操作的波形。
具体实施例方式
以下，将参考附图更完整地描述本发明，其中示出了本发明的优选实施例。
参阅图1，半导体存储装置包括具有多个单位单元11的多个单元区域110、120、130、及140，每个单位单元11具有开关MOS晶体管以传输数据；外围电路部件100，用于存取设置在单元区域中的单位单元11所储存的数据；以及阈值电压控制部件1000，控制开关MOS晶体管的阈值电压。单元区域110、120、130、及140例如分为四个排组，即，排组0至排组3。该单位单元11可具有开关MOS晶体管Tr及用以储存数据的电容器Cap。开关MOS晶体管Tr的栅极耦接于字线WL，MOS晶体管Tr的漏极端子(或源极端子)耦接于位线BL，且MOS晶体管Tr的源极端子(或漏极端子)耦接于电容器Cap的一端(储存节点)。电容器Cap的另一端(平板节点，plate node)则耦接于单元平板电压Vpl供应端子。
阈值电压控制部件1000供应体电压至开关MOS晶体管的体端子(bulk terminal)bb。该阈值电压控制部件1000暂时降低体电压的电平，以便暂时降低该开关MOS晶体管Tr的阈值电压。暂时降低体电压电平的时段可以是通过开关MOS晶体管Tr传输数据信号的时段。此外，暂时降低体电压的电平的时段优选包括感测及放大由开关MOS晶体管Tr所传输的数据的时段。
阈值电压控制部件1000包括排组体电压供应部件200，产生并供应体电压Vbb至设置在单元区域110、120、130、及140中的开关MOS晶体管Tr；以及外围电路体电压供应部件300，产生要传递到在外围电路部件100中所设置的MOS晶体管(未图示)的外围电路体电压Vbb_Peri。阈值电压控制部件1000可设置在芯片上的期望区域中。
参阅图2，排组体电压供应部件200包括排组体电压产生部件220，用于产生排组体电压Vbb；以及排组体电压电平检测器210，检测排组体电压Vbb的电平并控制排组体电压产生部件220的输出。排组体电压产生部件220的输出可为具有预定电平的排组体电压Vbb。
此外，根据本发明的实施例的半导体存储装置还包括用于输出控制信号Vbb_up的命令控制部件400。控制信号Vbb_up控制体电压产生部件220的输出，使得体电压产生部件220响应从芯片组500所输入的有效信号RASZ而输出排组体电压Vbb。
再者，外围电路体电压供应部件300包括外围电路体电压产生部件320，为外围电路部件供应体电压Vbb_Peri；以及外围电路体电压电平检测器310，检测用于外围电路的体电压Vbb_Peri的电平以及控制外围电路体电压产生部件320的输出。该外围电路体电压产生部件320的输出可以是用于外围电路的具有预定值的体电压Vbb_Peri。控制信号Vbb_up并未控制外围电路体电压供应部件300，以便供应要与排组体电压Vbb分离的外围电路体电压Vbb_Peri。
图3是图2中所示的排组体电压供应部件的详细框图。
参阅图3，排组体电压产生部件220包括振荡器221，响应从排组体电压电平检测器210所供应的振荡检测信号osc_enl而供应振荡时钟信号OSC；电荷泵222，响应振荡时钟信号OSC而从该振荡器221的输出端子抽取(pump)电荷，使得排组体电压Vbb可变成预定的电压电平；以及开关电路部件223，响应控制信号Vbb_up控制通过电荷泵222的输出端子而供应至单元区域的排组体电压Vbb的电平，使得在排组体电压Vbb的电平暂时降低的时段中，Vbb保持在与接地电压的电平相同的电平。这里，振荡器221优选为环形振荡器。
图4是图3中所示的排组体电压供应部件220中每个方块的内部结构的电路图。
参阅图4，振荡器221包括NAND门ND1，具有一个接收振荡感测信号osc_enl的端子；以及设置成彼此串联的多个反相器I1至In，接收NAND门ND1的输出信号并输出最终输出信号至NAND门ND1的另一端子。
电荷泵222包括电容器Cpump，该电容器Cpump的一个端子接收振荡时钟信号OSC；第一二极管N1，设置在电容器Cpump的第二端子与接地端子之间作为下拉元件；以及第二二极管N2，设置在电容器Cpump的第二端子与输出端子之间作为开关。优选的是，使用NMOS晶体管来作为第一与第二二极管N1及N2。负载部件2000示出为等效电路，以表示由被供应排组体电压Vbb的单元区域所产生的负载。
图5是示出图4中所示的排组体电压供应部件的操作的时序图。
参阅图5，当从振荡器221供应振荡时钟信号OSC至电荷泵222时，电荷泵222响应振荡时钟信号OSC而增加且接着降低节点A的电压电平，使得通过输出端子O而输出的排组体电压Vbb保持在预定的电压电平。
图6是图3中所示的开关电路部件223的例子的电路图。
参阅图6，开关电路部件223包括设置成彼此并联的多个MOS晶体管MN1至MN6，它们的一个端子耦接电荷泵222的输出端子O，即，排组体电压Vbb的供应端子，而它们的栅极接收控制信号Vbb_up；以及设置成彼此并联以对应于多个MOS晶体管MN1至MN6的多个开关S1至S6，其切换多个MOS晶体管MN1至MN6中每个的另一端子和接地电压Vss供应端子。这里，所述多个开关S1至S6可由例如金属布线、逻辑电路、或MOS晶体管来实现。
当使能控制信号Vbb_up时，开关电路部件223导通MOS晶体管MN1至MN6，以便将通过电荷泵的输出端子所输出的排组体电压Vbb的电平暂时增加至接地电压Vss的电平。
与每个MOS晶体管MN1至MN6的另一端子耦接的开关S1至S6设置成可确定何时将从电荷泵输出的排组体电压Vbb的电平增加至接地电压Vss的电平。待耦接的开关S1至S6的数量基于半导体存储装置的操作特性或考虑排组体电压Vbb的电平增加至接地电压Vss的电平的时间而确定。
图7是图2中所示的排组体电压电平检测器的电路图。
参阅图7，排组体电压电平检测器210包括第一电平检测部件211，依据接地电压供应端子的电压电平而传输参考电压Vref至第一节点C；第二电平检测部件212，依据排组体电压Vbb的电平而传输接地电压Vss至第一节点C；缓冲器部件213，基于参考电压Vref的电平与接地电压Vss的电平的电压差变化而缓冲第一节点C的电压；以及电平移动器214，偏移该缓冲器部件213的电压至预定电平，以便输出振荡检测信号osc_enl。第一电平检测部件211包括多个PMOS晶体管MP1、MP2、MP3、及MP4，其每个串联耦接于参考电压Vref的端子与第一节点C之间作为电阻器。多个PMOS晶体管MP1、MP2、MP3、及MP4的每个栅极耦接于接地端子Vss。第二电平检测部件212包括多个PMOS晶体管MP5、MP6、MP7、MP8和旁路晶体管MN8，多个PMOS晶体管MP5、MP6、MP7、MP8中每个串联耦接于接地端子Vss和第一节点C之间作为电阻器。多个PMOS晶体管MP5、MP6、MP7、及MP8的每个栅极耦接在排组体电压Vbb的供应端子且控制信号Vbb_up供应至旁路晶体管MN8的栅极。
可采用类似于上述排组体电压供应部件200的详细电路结构来作为图2中所示的外围电路体电压供应部件300的结构。例如，外围电路体电压电平检测器310可具有相同于图7中所示的排组体电压电平检测器210的电路结构。外围电路体电压产生部件320可具有从图4中所示的排组体电压产生部件220中去除开关电路部件223的电路结构。
图8是根据本发明的实施例的图1和2中所示的半导体存储装置的操作时序图。
图9是示出图1和2中所示的半导体存储装置操作的波形。
以下，将参考图8和9来描述根据本发明实施例的半导体存储装置的操作。
根据本发明的实施例的半导体存储装置具有下列特性。
当暂时降低诸如外部源电压或所提升的电压Vpp的驱动电压时，会暂时降低排组中单元晶体管的阈值电压，使得单位单元中的数据可容易地传输至位线。位于第一电压电平的第一体电压作为体电压供应至单位单元的开关MOS晶体管(图1的Tr)，且具有高于第一电压电平的第二电压电平的第一体电压作为体电压供应至开关MOS晶体管Tr。接着，通过导通开关MOS晶体管Tr而将单位单元中所储存的数据信号传输至位线。此后，供应第一体电压作为MOS晶体管的体电压，使得开关MOS晶体管的阈值电压回复到原始的阈值电压。
这里，第一电压电平的绝对值大于第二电压电平的绝对值，当体电压的绝对值在单元MOS晶体管中变大时，阈值电压变大。因此，优选的是，增加了感测与放大传输至位线的数据信号的步骤。此外，更优选的是，当提供具有第二电压电平的第一体电压作为开关MOS晶体管Tr的体电压时，执行感测与放大数据信号的步骤。
特别是，参阅图2，当从芯片组施加有效信号RASZ至DRAM时，从命令控制部件400产生并输出控制信号Vbb_up。此后，排组体电压供应部件200接收控制信号Vbb_up且排组体电压产生部件220提高排组体电压Vbb的电平至接地电压Vss的电平。
因此，会降低设置在排组中的单元晶体管阈值电压一预定时段，使得导通阻抗降低。于是，传输数据至位线变得容易且位线感测放大器可精确感测并放大施加到位线的信号。
排组体电压电平检测器210将响应控制信号Vbb_up而检测的电平提高至接地电压Vss的电平，且高于预定的负电平，使得排组体电压Vbb的电平并不会变成负电平。
在排组体电压产生部件220增加排组体电压Vbb的电平至接地电压Vss的电位的时段中，可感测并放大传输至位线的数据信号，且可通过导通开关MOS晶体管Tr来传输储存在单位单元中的数据信号至位线。因此，通过考虑这两个步骤可确定最佳的时间。
此外，在本发明的实施例中，如图2所示，排组体电压产生部件220与外围电路体电压产生部件320是分离的。同时，可以组合排组体电压产生部件220与外围电路体电压产生部件320。例如，可选择性且共同地使用电平检测器210及310或排组电压产生部件220及320。另外，可以共同地使用体电压供应部件200及300。在排组体电压产生部件220提高所输出的排组体电压Vbb的电平至接地电压Vss的电平的时段中，设置在外围电路部件100中的MOS晶体管的阈值电压的电平变成高电平。
如图8所示，当输入有效信号RASZ且响应所输入的有效信号RASZ而将控制信号Vbb_up激发至高电平时，排组体电压Vbb的电平在预定时段中增加至预定电平，例如，增加至接地电压Vss的电平。此时，根据有效信号RASZ在预定时段内来激发字线至高电平。
图9详细示出图8中所示的半导体存储装置的操作。首先，如果施加有效命令Active Command且输入对应于该有效命令的地址，则选择并激发字线至提升的电压VPP电平(字线使能)。而且响应有效命令Active Command激发用于增加排组体电压Vbb的控制信号Vbb_up一预定时段。因此通过控制信号Vbb_up而提供高于预定负电压的排组体电压Vbb至设置在排组中的单元晶体管的体端子。
此后，根据对应于有效命令Active Command的地址来选择位线且在所选择位线中的感测放大器感测并放大一对位线的电压，即BL(位线)和/BL(位线条)从半核心电压(half core voltage)Vcore/2至核心电压Vcore电平和接地电压Vss的电平。
由于供应具有上升的电平的排组体电压Vbb至单元晶体管的体端子，所以会降低单元晶体管的阈值电压且可容易地传输在单元中所储存的数据至位线。因此，感测放大器可顺利地感测并放大施加到BL(位线)及/BL(位线条)的数据信号。
如图9所示，根据本发明的实施例所感测的线Y比根据现有技术所感测的线X具有较大的裕度。该裕度为电压差Delta V，该电压差DeltaV为一对位线间的电压电平差。
在感测放大器完成该感测与放大操作后，进行读取操作或写入操作(读取/写入可用)。之后，根据预充电命令Precharge Command进行预充电操作。如上所述，根据本发明实施例的半导体存储装置可控制施加到单元晶体管的体端子的排组体电压Vbb，以便改变单元晶体管的阈值电压且易于传输单元数据至位线。因此，可易于获得成对的位线之间的电压差Delta V，使得感测放大器可顺利地进行感测与放大操作。
为了稳定操作特性，半导体存储装置以负电压电平供应体电压至单元晶体管的体端子，以通过防止MOS晶体管所包括的PN结处于正向偏置来避免单元中所储存的数据损失。因此，可避免因为MOS晶体管的结构所引起的栓锁效应(latch-up)。如果在本发明的实施例中改变供应至单元晶体管的体端子的体电压，则可改变单元晶体管的阈值电压。所降低的体电压的电平越多，所提升的MOS晶体管的阈值电压便越高。另一方面，所提升的体电压的电平越高，所降低的MOS晶体管的阈值电压便越多。
根据现有技术，在激发半导体存储装置时，如果在操作中暂时降低内部驱动电压(其在进行连续的重写操作或存取时被极大地降低)，特别是用于导通单元晶体管的驱动电压电平(例如，作为字线的使能电压的提升的电压VPP)，要施加到单元晶体管的栅极的电压电平不能充分地达到”阈值+α电压”。因此，无法有效导通单元晶体管且无法传输单元中所储存的数据至位线。
同时，在根据本发明的实施例的半导体存储装置中，当半导体存储装置被激发时，由于在预定的时段中增加体电压至接地电压的电平，所以可降低单元晶体管的阈值电压并且充分地导通单元晶体管。因此，可在没有损失的情况下将单元中所储存的数据施加至位线。
特别是，当连续进行重写操作或写入-重写-暂停(停止操作)-读取操作时，可由降低单元晶体管的阈值电压来补偿单元晶体管的导通电压的电平的电压降。因此，可更有效率地进行单元晶体管的导通操作。
很显然的，对于本领域技术人员而言，在不偏离本发明的精神与范围的情形下，各种修改与变化是可能的。因此，应了解到上述各个实施例仅为示例而非限制。本发明的范围是由所附权利要求而非说明书来限定，且因此，在权利要求的界限与范围内的所有变化与修改，或在权利要求的界限与范围的同等物皆被权利要求覆盖。
如上所述，根据本发明的实施例，通过连续进行以低电压操作的半导体存储装置的操作，当暂时降低内部驱动电压的电平，例如，字线驱动电压的电平时，可根据内部驱动电压所降低的电平来调整单元晶体管的阈值电压，即，补偿所降低的驱动电压，因此，可稳定地存取数据。
附图标记11单位单元100外围电路部件110、120、130、140单元区域200排组体电压供应部件210排组体电压电平检测器211第一电平检测部件212第二电平检测部件213缓冲器部件214电平移动器220排组体电压产生部件221振荡器222电荷泵223开关电路部件300外围电路体电压供应部件310外围电路体电压电平检测器320外围电路体电压产生部件400命令控制部件500芯片组1000阈值电压控制部件2000负载部件
C第一节点
权利要求
1.一种半导体存储装置，包括单元区域，具有多个单位单元，每个所述单位单元具有晶体管以传输数据，所述晶体管具有阈值电压；外围电路部件，用于存取所述单位单元中所储存的数据；以及阈值电压控制部件，控制所述晶体管的所述阈值电压。
2.如权利要求1的半导体存储装置，其中所述晶体管包括体端子，所述阈值电压控制部件供应体电压至所述晶体管的所述体端子。
3.如权利要求2的半导体存储装置，其中所述阈值电压控制部件暂时降低所述体电压的电平，以便暂时降低用于传输数据的所述晶体管的所述阈值电压。
4.如权利要求3的半导体存储装置，其中暂时降低所述体电压电平的时段为通过所述晶体管传输数据信号的时段。
5.如权利要求4的半导体存储装置，其中暂时降低所述体电压的所述电平的所述时段还包括预先确定的用于感测及放大通过所述晶体管传输的所述数据信号的时段。
6.如权利要求4的半导体存储装置，其中所述阈值电压控制部件包括排组体电压供应部件，配置为产生及供应所述体电压至设置在所述单元区域中的所述晶体管；以及外围电路体电压供应部件，配置为产生及供应外围电路体电压至设置在所述外围电路中的晶体管。
7.如权利要求6的半导体存储装置，其中所述单元区域包括多个排组。
8.如权利要求7的半导体存储装置，其中所述排组体电压供应部件包括排组体电压产生部件，配置为供应所述体电压；以及排组体电压电平检测器，配置为检测所述排组体电压的所述电平以及控制所述排组体电压产生部件，使得所述排组体电压处于预定电平。
9.如权利要求8的半导体存储装置，进一步包括命令控制部件，配置为输出控制信号来控制所述排组体电压产生部件，以响应于从芯片组输入的有效信号而输出所述体电压。
10.如权利要求8的半导体存储装置，其中所述排组体电压产生部件包括振荡器，配置为响应从所述排组体电压电平检测器供应的振荡检测信号而供应振荡时钟信号；电荷泵，配置为响应所述振荡时钟信号而抽取输出端子的电荷，使得所述体电压变成预定的电压电平；以及开关电路部件，配置为响应所述控制信号来控制要通过所述电荷泵的所述输出端子供应至所述单元区域的所述体电压的所述电平，以便在暂时降低所述体电压的所述电平的时段内将其变成接地电压的电平。
11.如权利要求10的半导体存储装置，其中所述振荡器为环形振荡器。
12.如权利要求11的半导体存储装置，其中所述振荡器包括NAND门，具有接收所述振荡检测信号的第一端子，具有第二端子，并且被配置为生成输出信号；以及彼此串联耦接的多个反相器，且配置为接收所述NAND门的所述输出信号以及输出输出信号至所述NAND门的所述第二端子。
13.如权利要求10的半导体存储装置，其中所述电荷泵包括电容器，具有第一端子及第二端子，所述第一端子接收所述振荡时钟信号；第一二极管，耦接在所述电容器的所述第二端子与接地端子之间；以及第二二极管，耦接在所述电容器的所述第二端子与所述输出端子之间。
14.如权利要求13的半导体存储装置，其中所述第一与第二二极管包括MOS晶体管。
15.如权利要求10的半导体存储装置，其中所述开关电路部件包括设置成彼此并联的多个MOS晶体管，具有耦接所述输出端子的一个端子以及及接收所述控制信号的栅极；以及多个开关，其每个耦接至所述多个MOS晶体管中的相应一个及接地电压供应端子。
16.如权利要求15的半导体存储装置，其中所述多个开关包括MOS晶体管。
17.如权利要求8的半导体存储装置，其中所述排组体电压电平检测器包括第一电平检测部件，配置为基于接地电压供应端子的所述电压电平传输参考电压至第一节点；第二电平检测部件，配置为基于所述体电压的所述电平传输所述接地电压至所述第一节点；缓冲器部件，配置为基于所述参考电压的所述电平与所述接地电压的所述电平的电压变化来缓冲所述第一节点的所述电压；以及电平移动器，配置为偏移所述缓冲器部件的所述电压至预定电平，以便输出所述振荡检测信号。
18.如权利要求6的半导体存储装置，其中所述外围电路体电压供应部件包括外围电路体电压产生部件，配置为供应所述外围电路体电压；以及外围电路体电压电平检测器，配置为检测所述外围电路体电压的电平以及控制所述排组体电压产生部件，使得所述外围电路体电压处于预定电平。
19.一种半导体存储装置，包括具有体和阈值电压的晶体管，其形成了设置在单元区域中的单位单元；排组体电压供应部件，配置为供应体电压至所述晶体管的体；以及外围电路体电压供应部件，配置为供应所述体电压至外围电路，其中，当存取数据时，所述排组体电压供应部件暂时供应第一体电压至所述晶体管，以降低所述晶体管的所述阈值电压。
20.如权利要求19的半导体存储装置，其中暂时降低体电压电平的时段是通过所述晶体管传输数据信号的时段。
21.如权利要求20的半导体存储装置，其中暂时降低所述体电压的电平的时段进一步包括预先确定的用于感测及放大由所述晶体管传输的所述数据信号的时段。
22.如权利要求19的半导体存储装置，其中所述第一体电压的所述电平为接地电压的电平。
23.如权利要求22的半导体存储装置，其中所述排组体电压供应部件在供应所述第一体电压以外的时段内供应处于负电压电平的第二体电压。
24.如权利要求19的半导体存储装置，其中所述排组体电压供应部件包括排组体电压产生部件，配置为供应所述体电压；以及排组体电压电平检测器，配置为检测所述排组体电压的所述电平并控制所述排组体电压产生部件，使得所述体电压处于预定电平。
25.如权利要求24的半导体存储装置，其中所述排组体电压供应部件进一步包括命令控制部件，所述命令控制部件配置为输出控制信号来控制所述体电压产生部件，使得响应从芯片组输入的有效信号来输出所述排组体电压。
26.如权利要求24的半导体存储装置，其中所述排组体电压产生部件包括振荡器，配置为响应从所述排组体电压电平检测器所供应的振荡检测信号来供应振荡时钟信号；电荷泵，配置为响应所述振荡时钟信号来抽取输出端子的电荷，使得所述体电压变成预定的电压电平；以及开关电路部件，配置为响应所述控制信号来控制要通过所述电荷泵的所述输出端子供应至所述单元区域的所述体电压的所述电平，以便在暂时降低所述体电压的所述电平的时段内，将其变成接地电压的电平。
27.如权利要求19的半导体存储装置，其中所述外围电路体电压供应部件包括外围电路体电压产生部件，配置为供应所述外围电路体电压；以及外围电路体电压电平检测器，配置为检测所述外围电路体电压的电平以及控制所述外围电路体电压产生部件，使得所述外围电路体电压处于预定电平。
28.一种半导体存储装置，包括晶体管，形成设置在单元区域中的单位单元；体电压供应部件，配置为选择性供应第一体电压或第二体电压至所述晶体管的体；以及命令控制部件，配置为控制所述体电压供应部件，其中，当存取数据时，所述体电压供应部件暂时供应所述第一体电压至所述晶体管，以降低所述晶体管的所述阈值电压。
29.如权利要求28的半导体存储装置，其中暂时降低第一体电压电平的时段为通过所述晶体管传输数据信号的时段。
30.如权利要求29的半导体存储装置，其中暂时降低所述体电压的所述电平的时段进一步包括预先确定的用于感测及放大通过所述晶体管传输的数据的时段。
31.如权利要求28的半导体存储装置，其中所述第一体电压的所述电平为接地电压的电平。
32.如权利要求31的半导体存储装置，其中所述体电压供应部件在供应所述第一体电压以外的时段内供应处于负电压电平的第二体电压。
33.如权利要求28的半导体存储装置，其中所述体电压供应部件包括体电压产生部件，配置为供应所述第一或第二体电压；以及体电压电平检测器，配置为检测所述第一或第二体电压的所述电平以及控制所述体电压产生部件，使得所述体电压处于预定电平。
34.如权利要求33的半导体存储装置，其中所述体电压电平检测器供应振荡检测信号，其中所述体电压产生部件包括振荡器，配置为响应从所述体电压电平检测器供应的所述振荡检测信号而供应振荡时钟信号；电荷泵，配置为响应所述振荡时钟信号而抽取输出端子的电荷，使得所述体电压变成预定的电压电平；以及开关电路部件，配置为控制要供应至所述单元区域的所述体电压的电平，以在暂时降低所述体电压的所述电平的时段内将其变成接地电压的电平。
35.一种半导体存储装置，包括晶体管，形成设置在单元区域中的单位单元；体电压供应部件，配置为供应第一体电压至所述MOS晶体管的体，并且具有输出端子；开关电路部件，耦接所述体电压供应部件的所述输出端子，并配置为切换所述输出端子至第二体电压端子；以及命令控制部件，配置为控制所述开关电路部件，其中，当存取数据时，所述开关电路部件暂时切换所述体电压供应部件的所述输出端子，以降低所述晶体管的所述阈值电压。
36.如权利要求35的半导体存储装置，其中暂时切换所述输出端子的时段为通过所述晶体管传输数据信号的时段。
37.如权利要求36的半导体存储装置，其中暂时切换的时段进一步包括预先确定的用于感测及放大通过所述晶体管传输的所述数据信号的时段。
38.如权利要求35的半导体存储装置，其中所述第二体电压的电平为所述接地电压的电平。
39.如权利要求38的半导体存储装置，其中所述体电压供应部件在供应所述第二体电压以外的时段内供应处于负电压电平的第一体电压。
40.如权利要求35的半导体存储装置，其中所述体电压供应部件包括体电压产生部件，配置为供应所述第一体电压；以及体电压电平检测器，配置为检测所述第一或第二体电压的电平以及控制所述体电压产生部件的所述输出，使得所述体电压处于预定电平。
41.如权利要求40的半导体存储装置，其中所述体电压电平检测器供应振荡检测信号，其中所述体电压产生部件包括振荡器，配置为响应从所述体电压电平检测器所供应的振荡检测信号来供应所述振荡时钟信号；以及电荷泵，配置为响应所述振荡时钟信号来抽取输出端子的电荷，使得所述体电压变成预定的电压电平。
42.一种驱动半导体存储装置的方法，包括供应具有第一电压电平的第一体电压作为晶体管的体电压；供应具有第二电压电平的所述第一体电压作为所述晶体管的所述体电压；通过导通所述晶体管来传输单位单元中所储存的数据信号至位线；以及供应所述第一体电压作为所述晶体管的所述体电压。
43.如权利要求42的驱动半导体存储装置的方法，进一步包括感测及放大传输至所述位线的所述数据信号，其中所述数据信号的所述感测及放大供应了处于所述第二电压电平的所述第一体电压作为所述晶体管的所述体电压。
44.如权利要求43的驱动半导体存储装置的方法，其中所述第一电压电平的绝对值高于所述第二电压电平的绝对值。
全文摘要
一种半导体存储装置，包括单元区域，具有多个单位单元，每个单位单元具有开关MOS晶体管以传输数据；外围电路部件，用于存取该单位单元中所储存的数据；以及阈值电压控制部件，控制该开关MOS晶体管的阈值电压。
文档编号G11C11/4063GK101075476SQ200610156408
公开日2007年11月21日 申请日期2006年12月29日 优先权日2006年5月19日
发明者朴文必 申请人:海力士半导体有限公司