应用于内存读取路径的自我反馈控制的管线架构的制作方法

专利名称：应用于内存读取路径的自我反馈控制的管线架构的制作方法
技术领域：
本发明涉及的是一种电子内存装置，尤其涉及的是一种是由一电子内存中取 或读出数字数据的电路。
背景技术：
目前电子内存装置， 一地址是被译码成列地址及行地址。列地址是启动一记 忆晶胞数组中一列的字组线，此时该列的全部记忆晶胞被启动，并且储存于记忆 晶胞中的数字数据经由位线传送至所连接的感测放大器，以回复该数字数据。行 地址用以选择启动位线开关，而将位在线的回复数据传输至一数据线感测放大器， 以进一步调节及放大该回复数据。数据线感测放大器的输出实施于一数据线闩锁 器，以同步于一外部频率。数据线闩锁器的输出传输出一数据输出闩锁，且经由 一输出驱动电路传输至外部电路系统。此读取路径被建构成一三阶层管线。第一 阶层是从字组线存取至位线开关的选择。第二阶层从数据线感测放大器至数据线 感测放大闩锁器，以及第三阶层为数据输出闩锁器。一数据存取的延迟是由一地址提出直到该驱动电路的输出端出现数据的时间 所决定。第二管线阶层的结构需考虑缩短其阶层的执行时间，以改善数据存取的 速度。假如各管线阶层的执行时间(尤其是第二管线阶层)未被缩短，则数据存 取的最小延迟时间将通过连续地存取个别字组线的数据而其所应用的长周期执行 时间来决定。然而，假如各管线阶层执行时间是缩短的，则从位线的感测至第三 管线阶层的数据输出闩锁的数据传输时间将被最大外部频率速率所限制。
请参阅图l，为习用技术内存数据读取路径的架构图。记忆晶胞5是设置于 行与列所形成的子数组10a、 ...10n。 一地址是被译码成字组线地址15及位线地 址45,以用于选择所要求的内存子数组10a、 ...10n的行与列。 一被选择的字组 线地址15其上的各记忆晶胞5将被启动的，且记忆晶胞内的数字数据将传送至位
线(BLOO、 ^00..... BLmn、 ^柳)。位线感测放大器22a..... 22n是用于
取得、放大以及确认该数字数据。位线开关32a..... 32n是连接至位线BLOO、
5丄00.....BLmn、 ^>""的末端以从位线感测放大器22a.....22n接收该数字数
据。每一位线开关32a.....32n是由一对金属氧化物半导体(MOS)的晶体管(Ml
及M2)所形成。金属氧化物半导体晶体管(M1及M2)的闸极是连接至行译码 器50，以接收位线选择讯号BS55。行译码器50是连接至行译码器控制电路40， 而行译码器控制电路40接收一位线感测放大器的就绪讯号35，其是指示目前在
位线BLOO、 5丄00..... BLmn、 ^^"上的数字数据已被感测、放大以及有条件
的从内存数组25中传输。行地址45是被译码的，以启动所要求的位线开关32a、...、 32n，并透过该启动的位线开关将内存数组25中的数字数据传输至数据线感测放 大器60。数据线感测放大器60是用于进一步放大且确认该数字数据。
数据线感测放大器60的输出端是连接至数据线感测放大闩锁器65的输入端。 数据线感测放大闩锁器65为一数据储存组件，以用于将数字数据传输至外部电路 系统时与外部频率同步。
数据线感测放大闩锁器65的输出是传输至数据输出闩锁器70的输入端。数 据输出闩锁器70为一第二数据储存组件，以用于透过一离线驱动调校器75传输 数字数据至一数据输出端DQ80及一外部电路系统时，该数据输出闩锁器70是保 持该数字数据。
位线开关32a、 ...、 32n形成第一管线阶层的分界30。数据线感测放大闩锁 器65形成第二管线阶层的分界，而数据输出闩锁器形成第三管线阶层的分界。如 上所述，第二管线阶层是可将第一次从内存中存取的数字数据的延迟缩短至最小。 因此，内存系统的效能将被第一次存取所限制。假如管线传输时间减少的，则内
存系统的效能是由最大频率所决定。最大频率可决定从位线感测放大器22a.....
22n至数据输出端DQ80的最小传输时间。
"A9Nsl6MbCMOSSRAMwithOffsetReducedCurrentSenseAmplifier.，，Seno，eta1.， 科技文件文摘:第40届ISSCCIEEE国际固态电路会议，1993,pp.:248-249,297是描 述一 4Mbx4SRAM ( static random access memory;静态随才几存取内存)具有一非 均等读取数据路径的电流模式。此读取数据路径包括有一具有降低偏移量与稳定 反馈功能的电流感测放大器及 一 扇型组织结构。
美国专利U.S.Patent5,959,900 (Matsubara)是说明一具有一输入闸及一输出 闸的緩存器的同步的半导体内存，緩存器用以保持介于输入闸及输出闸间的读出 数据。 一输入闸控制电路是控制输入闸的开\关，与一输出闸控制电路是产生单 一脉沖所形成的一输出开关反馈训号，以控制一输出闸的开\关。开\关系与输 出闸开关讯号同时发生，以至于只有在数据保持于緩存器中之后，将数据传输至 緩存器外部，从读\写总线依序地传输下一笔数据至緩存器，以确实地将数据闩 锁在緩存器中。
美国专利U.S.Patent6，452，865 ( Wolfbrd )是提供一单共对称双倍数据速率 (DDR; double data rate )同步随才几存取内存(synchronous random access memory ) 的读取数据路径结构及对应的储存寻址架构。读取数据路径构造是于DDR内存中 执行一N-bit及一 (N/2) -bit两种界面。读取数据路径结构使用一较低数据路径 至一较高数据路径的反馈循环，且是与储存于内存中的数据实体地址的转换连接。 反馈循环及地址转换机制是可对于(N/2) -bit模式致能，而对于N-bit模式停止。 美国专利Patent6,539，454 ( Mes )描述一异步管线SDRAM。异步管线SDRAM具 有异步讯号所控制的个别独立的管线阶层， 一异步讯号是用于每一阶层中闩锁数 据，以同步每一阶层的数据讯号。异步控制讯号是于芯片内产生且对于不同的延 迟阶层有效地进行最佳化。数据是由芯片中读出之前，需同步于读取数据路径末 端的频率。

发明内容
本发明的主要目的在于提供一数据读取装置，以传输内存数组中的数字数据， 其是有独立的外部频率速率。
本发明的次要目的在于提供一数据读取装置，以传输内存数组中的数字数据， 其数据传输时间是不受外部频率执行周期所限制。
本发明的又一目的在于提供一数据读取装置，以传输内存数组中的数字数据， 如此为了控制内部时序是可允许弹性选择行，且在外部频率讯号与内部位线感测 就绪讯号间无时序上的冲突。
为达成上述至少一目的， 一内存系统内的一内存读取装置是与记忆晶胞数组 连接，以传输从内存中读取所选择的数据；内存读取装置具有一数据读取路径电 路及一内存读取控制装置；数据读取路径电路是与内存连接，以取得从内存读取 所选择的数据，同步化所选择的数据，且传输从内存中所选择的数据；内存读取 控制装置是与数据读取路径电路连接，以从内存中选择所读取的数据，并提供自 我反馈讯号，以同步传输内存中所选择的数据。
数据读取路径包括复数个位线开关，其是与记忆晶胞数组中的位线感测放大
器连接，以从所选择的记忆晶胞选择性的传输数据； 一数据线感测放大器，其是 与复数个位线开关连接，以从所选择的记忆晶胞接收数据； 一数据线感测放大闩 锁器，其是与数据线感测放大器连接，以取得同步的数据；及一数据输出闩锁器， 其是与数据线感测放大闩锁器连接，以同步地传输内存中的数据。
内存读取控制装置具有接收一外部时序讯号的一数据输出闩锁控制电路，以 提供一时序讯号至数据输出闩锁器讯号，依此同步化传输内存中所选择的数据； 一感测放大器闩锁控制电路是与数据输出闩锁控制电路连接，以接收一感测放大 器闩锁清除讯号，并提供一感测放大器闩锁控制讯号至数据线感测放大闩锁器， 以同步从内存中所读取选择的数据； 一感测放大器控制电路，其是与数据线感测 放大器连接，以提供一数据线感测放大器的致能讯号至数据线感测放大器，且另 与感测放大器闩锁控制电路连接，以提供数据线路感测放大器的致能讯号至感测 放大器闩锁控制电路，而从感测放大器闩锁控制电路接收感测放大器闩锁讯号， 以指示数据线感测放大器是被停止的。
内存读取路径装置尚具有一行控制电路，其是与感测放大器控制电路连接， 以接收一读取同步讯号；行控制电路进一步与内存连接，以接收一位线感测就绪 讯号，而产生一位线开关的致能讯号，且又与内存中的一行地址译码器连接，以 提供一位线开关的启动讯号而传输从内存中选择的一要求数据。
内存数组可为一虚拟静态随机存取内存、静态随机存取内存、只读存储器或 动态随机存取内存。


图1为习用技术内存装置的数据读取路径电路系统的架构图； 图2为本发明 一 较佳实施例内存装置的数据读取路径电路系统的架构图； 图3为本发明一强调内存装置中的数据读取路径电路系统的自我反馈控制路 径的部分架构图4为本发明具有数据读取路径电路系统的内存装置的操作时序图。 附图标号说明5-记忆晶胞；10a 10n-子数组；15-字组线地址；22a 22n-位 线感测放大器；25-内存数组；30-第一管线阶层的分界；32a 32n-位线开关；35-位线感测放大器就绪讯号；40-行译码器控制电路；45-行地址；50-行译码器；55-位线选择讯号；60-资料线感测放大器；65-数据线感测放大闩锁器；70-数据输出
闩锁器；75-离线驱动调冲交器；80-数据输出端；85-外部频率；105-记忆晶胞； 110a 110n-子数组；115-字组线地址;122a 122n-位线感测放大器;125-内存数组; 130-第一管线阶层的分界；132a 132n-位线开关；135-位线感测就绪讯号；140-4亍控制电路；145-4亍地址；150-行译码器；155-位线开关的启动讯号；160-资料线 感测放大器；165-数据线感测放大闩锁器；170-数据输出闩锁器；175-离线驱动调 校器；180-数据输出端；185-外部频率；l卯-数据输出控制电路；191-模式緩存器 编码；195-数据输出闩锁时序讯号；200-数据线感测放大器的闩锁清除讯号；205-感测放大器闩锁控制电路；210-数据线感测放大器的闩锁控制讯号；215-数据线 感测放大器控制电路；220-数据线感测放大器的致能讯号；225-读取同步讯号； 230-位线开关的致能讯号；250-第一反馈控制路径；255-第二反馈控制路径；260-基本控制路径。
具体实施例方式
本发明的 一 内存系统中的数据读取路径电路系统是控制与同步一 内存读取操 作，以传输从内存中所读取选择的数据。数据读取路径电路系统接收一外部时序 或频率讯号并从外部时序讯号中产生一数据输出闩锁时序讯号。数据输出闩锁时 序讯号被传输至数据输出闩锁器，以同步化传输内存中所选择的数据。外部时序 或频率讯号是用以产生一感测放大器的闩锁清除讯号，然后感测放大器的闩锁清 除讯号是与一感测放大器的致能讯号结合，以产生一感测放大器的闩锁控制讯号。 感测放大器的闩锁控制讯号被传输至内存的 一 感测放大闩锁器，而闸控从内存中 所读取选择的数据。
行译码电路接收及译码一行地址，以产生一位开关启动讯号，致使启动记忆
晶胞数组中每一行的位开关，使得选择其中的一位线感测放大器，以将其位在线 的数字数据输出至一数据线感测放大器。位开关致能讯号是用以产生一数据线感 测放大器的致能讯号。感测放大器的闩锁控制讯号则用以停止数据线感测放大器 的致能讯号，致使数据线感测放大器将无法启动。
一读取同步讯号是由位线开关的致能讯号与感测放大器的闩锁控制讯号的结 合所产生。当感测放大器回复位在线的数字数据时，则记忆晶胞数组是接收一位
线感测就绪讯号。读取同步讯号与位线感测就绪讯号是结合而产生一位开关启动 讯号，以用于传输从内存中选择一要求数据。
请参照图2，为本发明一较佳实施例的一内存装置的数据读取路径。本实施
例是相似于图1的结构，记忆晶胞105是设置于列与行所形成的子数组110a.....
110n。 一地址是被译码成字组线地址115及位线地址145,以用于选择所要求的
内存子凄t组110a..... 110n的列与4亍。 一所选择的字》且线115其上的各"i己忆晶月包
105将被启动的，且将记忆晶胞内的数字数据传输至位线(BLOO、 ^、 ...、BLmn、
)。位线感测放大器122a..... 122n是用于取得、放大以及确认该数字数
据。位线开关132a..... 132n是连接至位线BLOO、见00..... BLmn、说附"的
末端以从位线感测放大器122a、...、122n接收该数字讯号。每一位线开关132a、...、 132n是由一对金属氧化物半导体(MOS)的晶体管(M1及M2)所形成。金属 氧化物半导体晶体管(M1及M2)的闸极是连接至行译码器150,以接收位线开 关的致能讯号BS155。行译码器150是连接至行控制电路140，而行控制电路接
收一位线感测就绪讯号135,其是指示目前在位线BLOO、 A^00.....BLmn、
上的数字数据已被感测、放大以及有条件的从记忆数组125中传输。行地址145
是被译码的，以启动所要求的位线开关132a..... 132n，并透过该启动的位线开
关132a..... 132n将内存数组25中的数字数据传输至数据线感测放大器160。
数据线感测放大器160是用于进一步放大且确认该数字数据。
数据线感测放大器160的输出端是连接至数据线感测放大闩锁器165的输入 端。数据线感测放大闩锁器165为一数据储存组件，以用于将数字数据传输至外 部电路系统时与外部频率同步。
数据线感测放大闩锁器165的输出是传输至数据输出闩锁器170的输入端。 数据输出闩锁器170为一第二数据储存组件，以用于透过一离线驱动调校器175 传输数字数据至一数据输出端DQ180与外部电路系统间时，该数据输出闩锁器 170是保持该数字数据。
位线开关132a..... 132n形成第一管线阶层的分界130。数据线感测放大闩
锁器165形成第二管线阶层的分界，而数据输出闩锁器形成第三管线接层的分界。 外部频率185被提供至一数据输出控制电路190，以产生数据输出闩锁时序讯号 195。数据输出闩锁时序讯号195是可控制数据输出闩锁器170的启动，以将数据 输出闩锁器170内的数据传输至离线驱动调校器175与数据输出端DQ180。数据 输出控制电路190进一步产生一数据线感测放大器的闩锁清除讯号200。数据线 感测放大器的闩锁清除讯号200及一数据线感测放大器的致能讯号220是于感测放大器闩锁控制电路205中结合，以产生数据线感测放大器的闩锁控制讯号210。 数据线感测放大器的闩锁控制讯号210是传输至数据线感测放大器的控制电 路215。数据线感测放大器的闩锁控制讯号210是与位线开关的致能讯号155结
合，以户生凄史才居纟戋感观'J方文大器的至丈能ifl号220。凄丈才居名戈感观'J方文大器的闩4贞控制i凡
号210是进一步与位线开关的致能讯号230结合，以产生提供于一行控制电路140 的一读取同步讯号225。
位线感测就绪讯号135为一行控制电路140的输入，且与读取同步讯号225 结合，以产生位线开关的致能讯号230。位线开关的致能讯号是与位线地址145 结合，以于适当时间启动适当的位线开关的致能讯号155。
如图3所示，为本发明内存装置的数据读取路径结构，且加以强调数据读取 路径的管线的自我反馈控制路径。第一反馈控制路径250同步于位线开关的致能 讯号155,如此以至于4艮据外部频率185及位线感测就绪讯号135以最终启动。 第二反馈控制讯号255提供时序于数据线感测放大器的致能讯号220及数据线感 测放大器的闩锁控制讯号210。此基本控制路径(控制路径3 ) 260提供时序于第 三管线阶层。当资料线感测放大闩锁器165提出目前的资料DT2，而闩锁于资料 输出闩锁器170时，数据线感测放大闩锁器165可释出(DT2)，且准备好(闩锁)来 自资料线感测放大器160的下一个资料DT1。
请参阅图4，为第一反馈控制路径250、第二反馈控制路径255及基本控制路 径260的功能讨论。在外部频率185每次频率状态转变后，位线感测就绪讯号135 是处于一主动状态，如同通过内存数组的存取延迟所决定一般。位开关的致能讯 号230基于位线感测就绪讯号135的转变而启动，其位线感测就绪讯号135是依 次作用于启动所选择的位线开关的致能讯号155的其中之一，以开启图2及图3
中的其中一位线开关132a..... 132n。图3中的第 一反馈控制路径250对于位线
开关32a.....32n提供主动地控制位线开关开启时间，以传输所选择的数字数据
至图2及图3中的资料线感测放大器160。反馈控制路径250的第一区段(*a) 启动数据线感测放大器的致能讯号220,以将所选择的数据讯号传输至数据线路 感测放大器160。第一区段(*a)的期间是可追踪由数据线感测放大器160的输
出端所形成数字数据DT1其所取得的时间。是在所选择位线开关132a..... 132n
被启动后，可决定数据线感测放大器的致能讯号220为主动的时间量，以有效地 将所选择的位线BLOO、豆^.....BLmn、 ^^连接至数据线感测放大器160。
第二区段(*b)及第三区段(*C)用于决定读取同步讯号225至位线开关致能讯
号230的启动时间，依此位线开关132a，…,132n将不允许快速地启动。第二反馈 控制路径255是从数据线感测放大器的致能讯号220开始，第二反馈控制路径255 用于决定乂人凄t据线感测;故大器的闩锁控制iK号210的启动至凄t据(DTl)进入图2 及图3中的数据线感测放大闩锁器165的时间。
在习用技术中，如图1所示的数据线感测放大器60是无法直接通过外部频率 85启动或重置的。如此迫使数据线感测放大闩锁器65所输出的数据被保持到数 据输出闩锁器70被启动或设定为止。
数据线感测放大器的闩锁控制讯号210是决定数据线感测放大器的致能讯号 220无法启动的时间，以于第二区段(*6)期间时无法致能资料线感测放大器160。 如此依序决定下一个读取周期开始的时间。在第三区段。f)中，读取同步讯号 225是设定一准位，以允许位线开关的致能讯号230启动，且下一个位线开关 132a..... 132n是可再次启动。
第三管线包括有区段*8及*、以控制获得数据线感测放大闩锁器165内的数 字数据DT2及数据线路感测放大闩锁器165的重置或释放其闩锁的资料。在区段 *g中，外部频率是触发数据线感测放大器的闩锁清除讯号200。
数据输出闩锁时序讯号195是被数据输出控制电路190所校准，以产生记忆 延迟。模式緩存器编码191提供一使用者定义码，以校准数据输出闩锁时序讯号 195的延迟周期。
数据线感测放大器的闩锁清除讯号200是用于决定数据线感测放大闩锁器 165其无法启动或重置的时间。如此允许下一个数据DT2被数据线感测放大闩锁 器165所获得。
本发明读取数据路径控制电路系统的自我反馈结构是提供一内部时序，其不 受外部频率185的频率影响。再者，本发明的结构提供一相对简单且容易实施于 集成电路中的解决办法，而习用技术中每一阶层的数据传输时间是被外部频率 185执行周期所限制，其相较之下本发明更具弹性的。
此结构适用于静态随机存取内存、只读存储器或动态随机存取内存。然而， 此结构尤其适合使用于虚拟静态随机存取内存，因其在每一读取周期是缺少一清 除行读取指令。如此于数据存取的分界调校时避免产生外部频率185及位线感测 就绪讯号135同时发生的问题。
以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范 围，即凡依本发明权利要求所述的形状、构造、特征及精神所为的均等变化与修 饰，均应包括于本发明的权利要求范围内。
权利要求
1.一种应用于内存读取路径的自我反馈控制的管线架构，以传输从内存中所读取选择的数据，其特征在于其包括有一数据输出闩锁控制电路，其是接收一外部时序讯号，以提供一时序讯号至该内存中的一数据输出闩锁器，以同步传输该内存中所选择的数据；一感测放大器闩锁控制电路，其是连接至该数据输出闩锁控制电路，以接收一感测放大器闩锁清除讯号；该感测放大器的闩锁清除讯号是结合一数据线感测放大器致能讯号，以产生一感测放大器的闩锁控制讯号，而传递至该内存的一感测放大闩锁器，依此闸控从该内存中所读取选择的数据；及一感测放大器控制电路，其是连接该感测放大器闩锁控制电路，以提供该数据线感测放大器的致能讯号至该感测放大器闩锁控制电路，并从该感测放大器闩锁控制电路接收该感测放大器闩锁控制讯号，且连接至该内存中的一数据线感测放大器，以提供该数据线感测放大器的致能讯号至该数据感测放大器与该感测放大器闩锁控制电路，而从该感测放大器闩锁控制电路接收该感测放大器的闩锁讯号，以指示停止该内存中的该数据线感测放大器。
2. 如权利要求1所述的自我反馈控制的管线架构，其特征在于还包括有一 行控制电路，其是连接至该感测放大器控制电路，以接收一读取同步讯号，并连 接该内存，以接收一位线感测就绪讯号，而产生一位线开关的致能讯号，且连接 至该内存中的一行地址译码器，以提供一位线开关的启动讯号，而从该内存中选 择欲传输的一要求数据。
3. 如权利要求2所述的自我反馈控制的管线架构，其特征在于该感测放大 器控制电路是从该地址控制电路接收该位线开关的致能讯号，且该位线开关的致 能讯号是与该感测放大器闩锁控制讯号结合，以产生该数据线感测放大器的致能 讯号。
4. 如权利要求1所述的自我反馈控制的管线架构，其特征在于该内存为一 虚拟静态随机存取内存、静态随机存取内存、只读存储器及动态随机存取内存的 其中之一。
5. —种连接于内存的自我反馈控制的管线架构，以传输从内存中所读取选择 的数据，其特征在于其包括有一数据读取路径电路，其是连接该内存，以取得从该内存读取该所选择的数据，并同步该所选择数据，且从该内存中传输该所选择的数据；及一内存读取控制装置，其是连接该数据读取路径电路，以从该内存中读取欲 选择的该数据，并提供自我反馈讯号，以同步传输该内存中所选择的该数据。
6. 如权利要求5所述的自我反馈控制的管线架构，其特征在于该数据读取 路径电路包括有复数个位线开关，其是连接该记忆晶胞数组中的位线感测放大器，以从所选 择的记忆晶胞选择性地传输该数据；一数据线感测放大器，其是连接该复数个位线开关，以从该所选择的记忆晶 胞接收该数据；一数据线感测放大闩锁器，其是连接该数据线感测放大器，以取得该同步化 的资料；及一数据输出闩锁器，其是连接该数据线感测放大闩锁器，以同步传输该内存 中的该数据。
7. 如权利要求6所述的自我反馈控制的管线架构，其特征在于该内存读取 控制装置包括有一数据输出闩锁控制电路，是接收一外部时序讯号，以提供一时序讯号至该 数据输出闩锁器，依此同步传输该内存中所选择的数据；一感测放大器闩锁控制电路，其是连接该数据输出闩锁控制电路，以接收一 感测放大器闩锁清除讯号，该感测放大器闩锁清除讯号是与一数据线感测放大器 的致能讯号结合，以产生 一 感测放大器闩锁控制讯号，该感测放大器闩锁控制讯 号是传输至该数据线感测放大闩锁器，以同步传输该内存中所读取选择的数据； 及一感测放大器控制电路，其是连接该感测放大器闩锁控制电路，以提供该数 据线感测放大器的致能讯号至该感测放大器闩锁控制电路，并从该感测放大器闩 锁控制电路接收该感测放大器闩锁控制讯号，且连接一数据线感测放大器，以提 供 一 数据线感测放大器的致能讯号至该数据线感测放大器与该感测放大器闩锁控 制电路，而从该感测放大器闩锁控制电路接收该感测放大器的闩锁讯号，以指示 该数据线感测放大器是被停止。
8. 如权利要求7所述的自我反馈控制的管线架构，其特征在于还包括有 一行控制电路，其是连接至该感测放大器控制电路，以接收一读取同步讯号， 并连接该内存，以4姿收一位线感测就绪iK号，而产生一位线开关的致能讯号，且 连接至该内存中的一行地址译码器，以提供一位线开关的启动讯号，而从该内存 中选择欲传输的一要求数据。
9. 如权利要求8所述的自我反馈控制的管线架构，其特征在于该感测放大 器控制电路是从该地址控制电路接收该位线开关的致能讯号，且该位线开关的致 能讯号是与该感测放大器闩锁控制讯号结合，以产生该数据线感测放大器的致能 讯号。
10. 如权利要求7所述的自我反馈控制的管线架构，其特征在于该内存为一 虚拟静态随机存取内存、静态随机存取内存、只读存储器及动态随机存取内存其 中之一。
11. 一种内存读取路径架构，其特征在于其包括有 一用以保留数据的记忆晶胞数组；及一内存读取装置，其是连接该记忆晶胞数组，以传输从该内存中所读取选择 的数据，其结构包括有一数据读取路径电路，其是连接该内存，以取得从该内存中所读取选择的数 据，并同步该所选择数据，且传输从该内存中所选择的该数据；及一内存读取控制装置，其是连接该数据读取路径电路，以从该内存中读取欲 选择的该数据，并提供自我反馈讯号，以同步传输该内存中所选择的该数据。
12. 如权利要求11所述的内存读取路径架构，其特征在于该数据读取路径 电路包括有复数个位线开关，其是连接该记忆晶胞数组中的位线感测放大器，以从所选 择的记忆晶胞选择性地传输该数据；一数据线感测放大器，其是连接该复数个位线开关，以从该所选择的记忆晶 胞接收该数据；一数据线路感测放大器闩锁器，其是连接数据线感测放大器，以取得该同步 化的资料；及一数据输出闩锁器，其是连接该数据线感测放大闩锁器，以同步地传输该内 存中的该数据。
13. 如权利要求12所述的内存读取路径架构，其特征在于该内存读取控制 装置包括有 一数据输出闩控制电路，其是接收一外部时序讯号，以提供一时序讯号至该 数据输出闩锁器，依此同步传输该内存中所选择的数据；一感测放大器闩锁控制电路，其是连接该数据输出闩锁控制电路，以接收一 感测;攻大器闩锁清除讯号，该感测放大器闩锁清除讯号是与 一数据线感测;改大器的致能讯号结合，以产生一感测放大器闩锁控制讯号，该感测放大器闩锁控制讯号是传输至该数据线感测放大闩锁器，以同步传输该内存中所读取选择的数据；及一感测放大器控制电路，其是连接该感测放大器闩锁控制电路，以提供该数 据线感测放大器的致能讯号至该感测放大器闩锁控制电路，并从该感测放大器闩 锁控制电路接收该感测放大器闩锁控制讯号，且连接一数据线感测放大器，以提 供该数据线感测放大器的致能讯号至该数据线感测放大器与该感测放大器闩锁控 制电路，而从该感测放大器闩锁控制电路接收该感测放大器的闩锁讯号，以指示 停止该数据线感测放大器系。
14. 如权利要求13所述的内存读取路径架构，其特征在于还包括有 一行控制电路，其是连接至该感测放大器控制电路，以接收一读取同步讯号，并连接该内存，以接收一位线就绪讯号，而产生一位线开关的致能讯号，且连接 至该内存中的一行地址译码器，以提供一位线开关的启动讯号，而从该内存中选 择欲传输的 一要求数据。
15. 如权利要求14所述的内存读取路径架构，其特征在于该感测放大器控 制电路是从该地址控制电路接收该位线开关的致能讯号，且该位线开关的致能讯 号是与该感测放大器闩锁控制讯号组合，以产生该数据线感测放大器的致能讯号。
16. 如权利要求13所述的内存读取路径架构，其特征在于该内存为一虚拟 静态随机存取内存、静态随机存取内存、只读存储器及动态随机存取内存其中之
17. —种从内存中传输所选择的数据的控制与同步一内存读取操作的方法，其 特征在于其步骤包括有接收一外部时序讯号；该外部时序讯号产生一数据输出闩锁时序讯号；传输该数据输出闩锁时序讯号至该内存中的一数据输出闩锁器，以同步传输 该内存中所选择的数据； 该外部时序讯号产生 一 感测;故大器闩锁清除讯号；该感测放大器闩锁清除讯号产生一感测放大器闩锁控制讯号； 传输该感测放大器闩锁控制讯号至该内存中的一感测放大闩锁器，以闸控从 该内存中所读取选择的数据；接收复数个位开关的启动讯号；及该复数个位开关启动讯号与该感测放大器闩锁控制讯号产生一数据线感测放 大器的启动讯号，以致能该内存的一数据线的感测放大器。
18. 如权利要求17所述的控制与同步一内存读取操作的方法，其特征在于 产生该感测放大器闩锁控制讯号的步骤，包括有结合该感测放大器闩锁清除讯号 与该感测放大器启动讯号的步骤，以产生该感测放大器闩锁控制讯号。
19. 如权利要求18所述的控制与同步一内存读取操作的方法，其特征在于 还包括有以下步骤该复数个位开关的启动讯号与该感测放大器的闩锁控制讯号产生一读取同步 讯号；接收从该内存中的一位线开关就绪讯号；及结合该读取同步讯号与该位线开关就绪讯号产生一位开关的致能讯号，以传 输从该内存中选择的 一要求数据。
20. 如权利要求17所述的控制与同步内存读取操作的方法，其特征在于该 内存为一虚拟静态随机存取内存、静态随机存取内存、只读存储器及动态随机存 取内存其中之一。
21. —种从内存中传输所选择的数据的控制与同步一内存读取操作的装置，其 特征在于其包括有一用于接收一外部时序讯号的工具；一用于从该外部时序讯号产生一数据输出闩锁时序讯号的工具； 一用于传输该数据输出闩锁时序讯号至该内存中的 一数据输出闩锁的工具， 以同步传输该内存中所选择的数据；一用于从该外部时序讯号产生该感测放大器闩锁清除讯号的工具； 一用于从该感测放大器闩锁清除讯号产生一感测放大器闩锁控制讯号的工具；一用于传输该感测放大器闩锁控制讯号至该内存中的一感测放大闩锁器的工 具，以闸控从该内存读取的所选择数据；一用于接收复数个位开关启动讯号的工具；及一用于从该复数个位开关的启动讯号与感测放大器的闩锁控制讯号产生的一 数据线感测放大器的启动讯号，以致能该内存的 一 数据线感测放大器。
22. 如权利要求21命述的控制与同步内存读取操作的装置，其特征在于产 生该感测放大器闩锁控制讯号的工具，包括有结合该感测放大器闩锁清除讯号与 该感测放大器启动讯号的工具，以产生该感测放大器闩锁控制讯号。
23. 如权利要求22所述的控制与同步内存读取操作的装置，其特征在于还 包括有一用于从该复数个位开关的启动讯号与该感测放大器闩锁控制讯号产生一读取同步讯号的工具；一用于从该内存中接收一位线开关的就绪讯号的工具；及 一用于结合该读取同步讯号与该位线开关的就绪讯号的工具，以产生一位开关的致能讯号而从该内存中传输选择的 一要求数据。
24. 如权利要求21所述的控制与同步内存读取操作的装置，其特征在于该 内存为一虚拟静态随机存取内存、静态随机存取内存、只读存储器及动态随机存 取内存其中之一。
全文摘要
本发明为一种应用于内存读取路径的自我反馈控制的管线架构，是具有独立的外部频率频率，其数据传送时间不受外部频率执行周期所限制，且内部控制的时序可允许弹性选择行，且外部频率讯号及内部位线感测就绪讯号间无时序上的冲突；内存读取装置具有一数据读取路径电路及一内存读取控制装置；数据读取路径电路是连接内存，以取得从该内存读取所选择的数据，且同步所选择的数据，并从该内存传输所选择的数据；内存读取控制装置是连接数据读取路径电路，以从内存中选择读取的数据，且提供自我反馈讯号，以同步传输内存中所选择的数据。
文档编号G11C7/10GK101114515SQ20061017224
公开日2008年1月30日 申请日期2006年12月30日 优先权日2006年7月25日
发明者施正宗, 王明弘 申请人:钰创科技股份有限公司