具有旁路晶体管的非易失性存储器件及其操作方法

专利名称：具有旁路晶体管的非易失性存储器件及其操作方法
技术领域：
本发明涉及一种半导体器件，尤其涉及一种非易失性存储器件及其操作方法。
背景技术：
例如闪存器件的传统非易失性存储器件具有NAND型和NOR型结构。
是，由于NAND型和NOR型闪存器件在编程、读出方法和集成度方面具有 不同的特性，因此，它们分别首先被用在限定的领域。
由于NAND型闪存器件使用Fouler-Nordheim (F-N)隧道方法，所以， 编程速度快，编程的效率高以及每位中的单元区域小，因此其集成度很高。 另一方面，在NAND型闪存器件中，随机访问却非常困难。它们具有诸如读 出速度很慢和难于有选择地对特定单元进行编程的缺点。
由于在NOR型闪存器件中易于进行随机访问，所以，它们具有诸如快速 读出和便于选择编程的优点。另一方面，由于NOR型闪存器件使用沟道热电 子注入(CHE1)方法，所以，编程速度慢，编程效率低以及每位中的单元区 域大，因此，集成度低。
因此，需要一种包括NAND型闪存器件和NOR型闪存器件两者的优点 的非易失存储器件。

发明内容
本发明提供一种非易失性存储器件，它能够同时克服NAND型闪存器件
和NOR型闪存器件的缺陷。
本发明还提供一种可靠操作该非易失性存储器件的方法。 根据本发明的一个方面，提供了一种非易失性存储器件。该非易失性存
储器件包括连接到一个串并与该串相交的第一和第二位线；包括在第一和 第二位线之间的串中且每一个都具有控制栅极和存储节点的第一和第二存
储晶体管；包括在第一位线和第一存储晶体管之间的串中并包括第一旁路栅 极的第一旁路晶体管；包括在第二存储晶体管和第二位线之间的串中并包括
第二旁路栅极的第二旁路晶体管；包括在第一和第二存储晶体管之间的串中
并包括第三旁路栅极的第三旁路晶体管；连接到第三旁路晶体管的沟道上的 第三位线；和共同连接到第一和第二存储晶体管中的每一个的控制栅极的字 线。
根据本发明的另一个方面，提供了一种非易失性存储器件，其中，根据 本发明所述方面的非易失性存储器件被用做单位单元。多个这种单位单元被 串行排列在所述串上，以及在所述单位单元中共享所述字线。
在所述单位单元(cell)中的两个相邻的单位单元中可以共享第一和第二 位线。
根据本发明的另一方面，提供了一种非易失性存储器件，其中，根据本 发明所述方面的非易失性存储器件被用做单位单元。在多个行中排列的多个 单位单元；共同连接在所述行中排列的单位单元中的第一旁路栅极的第一旁 路线；共同连接在所述行中排列的单位单元中的第二旁路栅极的第二旁路线； 和共同连接在所述行中排列的单位单元中的第三旁路栅极的第三旁路线，在 所述行中排列的单位单元中共享所述第一、第二和第三位线。
根据本发明的另一方面，提供了一种非易失性存储器件，该非易失性存 储器件包括其中定义第一和第二位线区域的半导体基底；分别形成在第一 和第二位线区域之间的半导体基底上的第 一和第二存储节点层；形成在第一 位线区域和第一存储节点层之间的半导体基底上的第一旁路栅极；形成在第 二位线区域和第二存储节点层之间的半导体基底上的第二旁路栅极；形成在 第 一和第二存储节点层之间的半导体基底上的第三旁路栅极；形成在第三旁 路栅极之下的部分半导体基底中的第三位线区域；和跨过第一和第二存储节 点层延伸的控制栅极。
根据本发明的另 一方面，提供了 一种操作根据本发明所述方面的非易失 存储器件的方法。选择第一和第二存储晶体管中的至少一个存储晶体管，以 便使用电荷的隧道效应在所选择的存储晶体管中编程数据；选择第一和第二 存储晶体管中的至少一个存储晶体管，以便在所选择的晶体管中读数据；和 同时擦除在第一和第二存储晶体管中的数据。


通过参照附图对范例性实施例的详细描述，本发明的上述和其它方面将
会变得更加清楚，其中
图1的电路示出了根据本发明实施例的非易失性存储器件；
图2的电路示出了根据本发明另一实施例的非易失性存储器件；
图3的电路示出了根据本发明实施例的非易失性存储器件的编程操作；
图4的电路示出了根据本发明另 一实施例的非易失性存储器件的编程操
作；
图5的电路示出了根据本发明实施例的非易失性存储器件的读操作； 图6的电路示出了根据本发明实施例的非易失性存储器件的擦除搡作；
和
图7示出了根据本发明实施例的非易失性存储器件的剖面视图。
具体实施例方式
下面将参照示出了本发明范例性实施例的附图来说明本发明。然而，本 发明可以多种不同的形式实施并且不受限于这些实施例。相反，提供这些实 施例是试图更加完整和完全地披露本发明，并向本领域的普通技术人员完整 地转达本发明的概念。在附图中，元件的大小被夸大了，以便于解释。
根据本发明实施例的非易失性存储器件可以包括例如EEPROM器件和 闪存器件，但是，本发明的范围不受此例子的限制。
图1的电路示出了根据本发明实施例的非易失性存储器件。参看图1， 该图示出了被串联连接有一对单位单元C的非易失性存储器件。单位单元C 的数量仅仅是一个例子，这并不对本发明的范围构成限制。因此，所述非易 失性存储器件可以只包括一个单位单元C或三个或多个单位单元C。下面， 将首先说明一个单位单元C的结构。
一个单位单元C包括排列于串S中的第一和第二存储晶体管Tml和Tm2 以及第一、第二和第三旁路(pass)晶体管TjM、 Tp2和Tp3。第一和第二位线 BL1和BL2被连接到构成所述单位单元C的串S的端，字线WL共同控制 第一和第二存储晶体管Tml和T^。
特别是，第一和第二位线BL1和BL2被排列成与串S相交。即，第一和
和第二存储晶体管Tml和T^被包括在第一和第二位线BL1和BL2之间的串s中。
第一存储晶体管Tml包括第一控制栅极CG1和第一存储节点SN1，第二 存储晶体管包括第二控制栅极CG2和第二存储节点SN2。例如，第一和 第二存储晶体管Tm,和T^具有闪存器件的结构。这里，闪存器件可以包括硅 /氧化物/氮化物/氧化物/硅(SONOS)存储器件。在这种情况下，第一和第二 存储节点SN1和SN2可以作为浮动栅节点或电荷俘获节点工作。第 一和第二 控制栅极CG12和CG2可以被用于控制第一和第二存储晶体管Tml和的 操作。
第一、第二和第三旁路晶体管TP1、 Tp2和Tp3分别被包括在第一位线BLl 和第一存储晶体管Tm,之间的串S中、在第二位线BL2和第二存储晶体管Tm2
之间的串S中以及在第一和第二存储晶体管Tm,和Tm2之间的串S中。因此，
第一旁路晶体管Tp,可以进行控制，以使第一位线BL1的功率能够被施加到
第一存储晶体管T^上和第二旁路晶体管Tp2可以进行控制，以使第二位线 BL2的功率能够被施加到第二存储晶体管Tw上。第三旁路晶体管Tp3可以控 制第一和第二存储晶体管Tml和Tm2之间的电连接。
第一、第二和第三旁路晶体管Tp,、 Tp2和Tp3分别包括第一、第二和第三 旁路栅极PG1、 PG2和PG3。例如，第一、第二和第三旁路晶体管TP1、 TP2 和7>3可以具有传统的MOS场效应晶体管的结构以及第一、第二和第三旁路 栅极PG1 、 PG2和PG3可以被用于控制它们各自的导通和截止。
或者，可以提供第一旁路线PL1、第二旁路线PL2和第三旁路线PL3， 其中的每一个分别都被连接到第一旁路栅极PG1 、第二旁路栅极PG2和第三 栅极PG3。第一、第二和第三旁路线PL1、 PL2和PL3可以被安排成穿过串 S。在本实施例的一个修改例中，第一、第二和第三旁路线PL1、 PL2和PL3 可以被省略，并且电源可以被直接施加到第一、第二和第三旁路栅极PG1、 P0G2和PG3上。
第三位线BL3被连接到第三旁路晶体管1>3的沟道上。由此，第三位线 BL3可以在第三旁路晶体管Tp3导通的状态下被驱动。字线WL可以被共同 连接到第一和第二存储晶体管Tml和的第一和第二控制栅极CG1和CG2 上。字线WL可以跨过第一、第二和第三位线BL1、 BL2和BL3、第一、第 二和第三旁路栅极PG1、 PG2和PG3以及第一、第二和第三旁路线PL1、 PL2
和PI3延伸。
在串s上排列的单位单元c的结构可以是对称的。在所述串s的单位单
元中，只有字线WL可以^皮共享。此外，第一位线BL1或第二位线BL2可以 在串耳关连接到串S上的两个相邻单位单元中^皮共享。第二位线BL2在图l所 示的两个单位单元C中被共享。
根据本实施例的非易失性存储器件与传统的NAND型闪存器件的不同之 处在于串联连接的第一和第二存储晶体管Tml和的第一和第二控制栅极 CG1和CG2被连接到一条字线WL。根据本实施例的非易失性存储器件与传 统的NOR型闪存器件的不同之处在于连接到 一条字线WL的第 一和第二存储 晶体管Tm,和T^相互串联连接。其间，根据本实施例的非易失性存储器件在 第一和第二存储晶体管T^和T^相互串联连接和被驱动方面与传统的 NAND型闪存器件具有类似的特性。根据本实施例的非易失性存储器件在第
一、第二和第三存储晶体管Tmt和Tm2可以经过第一、第二和第三位线BL1、
NOR型存储器件彼此相互结合的一种形状。
图2的电路示出了根据本发明另一实施例的非易失性存储器件。例如， 图2所示的非易失性存储器件可以是阵列结构，在这种结构中，图l的非易 失性存储器件按照行排列。由此，在图1和图2中的重复描述将予省略并且 相同的附图标记指代相同的元件。
参看图2，第一、第二和第三字线WL1、 WL2和WL3可以参考图1的 字线WL，第一、第二和第三串S1、 S2和S3可以参考图1的串S。第一、 第二和第三串Sl、 S2和S3被安排在多个行中，第一、第二和第三字线WL1、 WL2和WL3因此被安排在多个行中。
可以阵列的形状来排列单位单元C。如在图1中所描述的，在相同行中 排列的单位单元C中的第一和第二存储晶体管Tml和Tm2被串联连接。同 时，在其它行中排列的单位单元C中的第一和第二存储晶体管Tm,和Tm2不 可以彼此直接连接。第一、第二和第三位线BL1、 BL2和BL3以及第一、第 二和第三旁路线PL1、 PL2和PL3只有在第一、第二和第三串S1、 S2和S3 中可以被分别共享，因此，可以在其它行中排列的单位单元中被共享。
下面将参照图3到图6来说明操作图1和图2所示的非易失性存储器件
的方法。图3到图6示出了操作图2所示的非易失性存储器件的方法。但是， 很明显，操作图2所示的非易失性存储器件的方法也可以很容易地被应用到 图1所示的非易失性存储器件上。
图3的电路示出了根据本发明实施例的非易失性存储器件的编程操作。 图3中解释了通过选择由虚线标记的第一存储晶体管T^对数据进行编程的 方法。在这种情况下，编程使用F-N隧道效应方法。具体地说，为了选择第 二串S2，编程电压Vp被施加到第二字线WL2上。截止电压Voff被施加到第 三旁路线PL3和第三位线BL3被浮动(标记为F/T),由此，第一和第二存储 晶体管Tm,和Tm2可以电隔离。O伏的地电压可以被施加到第一和第二存储晶
体管Tm,和T^的主体上。
编程阻止电压V,净皮施加到第一和第二位线BL1和BL2上，截止电压V0FF 被施加到第一旁路线PL1，而导通电压VoN被施加到第二旁路线PL2上。结 果是，第一旁路晶体管Tp,被导通，而第二旁路晶体管Tp2被截止。这样，编
程阻止电压V,被有选择地施加到第二存储晶体管Tm2的沟道上。因此，使用
隧道方法将电荷注入到第一存储晶体管Tml的沟道处的第一存储节点SN1中， 而在第二存储晶体管中，电荷的隧道效应4皮抑制。
尽管在图3中描述了在第一存储晶体管Tml中编程数据的方法，但是， 参照上面的描述可以很容易地实现在第二存储晶体管Tm2中对数据进行编程。 例如，在上述的编程方法中，导通电压VoN被施加到第一旁路线PLl,而截 止电压VoFF被施加到第二旁路线PL2,从而可以在第二存储晶体管Tm2中有
选择地编程数据。作为另外一个例子，截止电压Voff被施加到第一和第二旁 路线PL1和PL2两者上，从而可以在第一和第二存储晶体管Tml和Tm2中同 时对数据编程。
所述编程方法可以纟皮应用到其它的单位单元C上，因此，在其它单位单 元C中的第一和第二存储晶体管Tm,和T^可以被同时编程。另外，很明显, 编程电压VP被施加到第一和第三字线WL1和WL3上，从而可以选择在其 它行中的单位单元C。
图4的电路示出了根据本发明另一实施例的非易失性存储器件的编程操 作。图4中解释了通过选择由虚线标记的第一存储晶体管Tml的编程数据的 方法。编程使用与图3所示相同的F-N隧道效应方法。但是，使用局部自助 推(LSB)方法选择第一和第二存储晶体管Tm,和T^。由此，当施加脉沖型
编程电压时，在沟道或主体比较宽的部分中有选择地发生电荷的隧道效应， 从而能够在短时间内提供电荷。
具体地说，为了选择第二串S2，脉冲型编程电压被施加到第二字线WL2 上。截止电压V。FF被施加到第三旁路线PL3上，而第三位线BL3被浮动(标 记为F/T),由此，第一和第二存储晶体管Tm,和T^彼此电隔离。
0伏的地电压被施加到第一和第二位线BL1和BL2上，导通电压V，被 施加到第一旁路线PL1和截止电压V。FF被施加到第二旁路线PL2上。在这种 情况下，电荷可以从第一旁路晶体管TP1的沟道提供给第一存储晶体管Tml
的沟道。但是，第二存储晶体管Tm2的沟道没有连接到第二旁路晶体管Tp2
的沟道上。因此，只有在第一存储晶体管Tml中可以有选择地编程数据。
的优点。即，使用了 R-N隧道效应方法，因此，编程效率很高，编程速度很 快并可以进行随机存取。由此可以避免由第一和第二旁路晶体管TP1和1>2所 引起的编程干扰。此外，数据可以在多个存储晶体管Tml和Tm2中被同时编程， 乂人而可以进4于页编程。
图5的电路示出了根据本发明实施例的非易失性存储器件的读操作。图 5中解释了读第一存储晶体管Tml的数据的方法。第一读电压Vr,被施加到第 二字线WL2上以选择第二行。0伏的地电压被施加到第三位线BL3上以及导 通电压VoN被施加到第三旁路线PL3。第二读电压VR2被施加到第一位线BL1 上以及导通电压VoN被施加到第一旁路线PLl。结果是，电流可以从第一位 线BL1感应到第三位线BL3以及可以从该电流中读出第一存储晶体管Tml的 数据。
从上面对图5的描述可以很容易地实现读第二存储晶体管Tm2的数据的
方法。例如，第二读电压VR2被施加到第二位线BL2上而不是第一位线BL2 上以及导通电压VoN被施加道第二旁路线PL2上而不是第一旁路线PL1上。 这样，可以从第二位线BL2感应电流到第三位线BL3。另外，很明显，第一 读电压V^被施加到其它的字线WL1和WL3上而不是被施加到第二字线 WL2上，从而可以读出排列在其它行中的单位单元C中的数据。
图5所示的读方法使用NOR型闪存器件的优点。因此，在图5所示的读 方法中，可以进行随机存取并且读出速度很快。
图6的电路示出了根据本发明实施例的非易失性存储器件的擦除搡作。
图6中解释了在预定单位单元C中同时擦除数据的块擦除方法。0伏的地电
压被施加到第一、第二和第三字线WL1、 WL2和WL3上和擦除电压Ve被施 加到第一和第二存储晶体管Tml和的主体上。第一、第二和第三位线BL1 、 BL2和BL3的全部和笫一、第二和第三旁路线PL1、 PL2和PL3的全部都可 以被浮动(标记为F/T)。结果，在第一和第二存储节点SN1和SN2中编程 的数据都可以被同时擦除。
图7示出了根据本发明实施例的非易失性存储器件的剖面视图。图7的 结构可以对应于图1的电路并省略重复的描述。
参看图7,第一和第二位线区域112和114被定义在半导体基底105中。 例如，杂质被搀杂到半导体基底105中，由此，形成第一和第二位线区域112 和114。半导体基底105以及第一和第二位线区域112和114可以具有相反传 导性类型的杂质。第一和第二位线区域112和114可以对应于图1的第一和 第二位线BL1和BL2。
第一和第二存储节点层133和136分别形成于第一和第二位线区域112 和114之间的半导体基底105上。例如，第一和第二存储节点层133和136 可以包括从由多晶硅层、氮化硅层、硅或金属点和硅或金属毫微晶体(silicon or metal dots and silicon or metal nano-crystals )组成的 一个组中选择的至少一 层。栅极绝缘层120可以被设置在第一和第二存储节点层133和136中的每 一个和半导体基底105之间。第一和第二存储节点层133和136可以对应于 图1的第一和第二存储节点SN1和SN2中的每一个，因此，图1的第一和第 二存储晶体管Tml和能够被分别构成。
第一、第二和第三旁鴻4册极122、 124和126形成于第一位线区域112和 第一存储节点层133之间、第二位线区域114和第二存储节点层136之间以 及第一和第二存储节点层133和136之间的半导体基底105上。栅极绝缘层 120可以被插在第一、第二和第三旁路栅极122、 124和126中的每一个和半 导体基底105之间。第一、第二和第三旁路栅极122、 124和126可以对应于 图1的第一、第二和第三旁路栅极PG1、 PG2和PG3，因此，第一、第二和 第三晶体管TP1、 Tp2和TP3能够被分别构成。
例如，第一、第二和第三旁路栅极122、 124和126可以被隐藏到半导体 基底105中。在这种情况下，位于第一和第二存储节点层133和136之下的 沟道区域和位于第一、第二和第三栅极122、 124和126之下的沟道区域可以
只通过沟道进行连接而不需要附加的杂质区域(例如，源极区域或漏极区域)。
由此，可以显著增加这种非易失性存储器件的集成度(integration rate )。
但是，在本发明的另一个实施例中，第一、第二和第三旁路栅极122、 124和126可以形成于平面形状之中。在这种情况下，可以在第一、第二和 第三旁路栅极122、 124和126中的每一个与第一和第二存储节点133和136 中的每一个之间预定的尺寸内形成杂质区域。
第三位线区域116可以形成于第三旁路栅极126之下的部分半导体基底 106之中。例如，第三位线区域116可以包括第三旁路栅极126的沟道区域。 第三位线区域116可以对应于图1的第三位线BL3。控制栅极150被设置得 跨越第一和第二存储节点层133和136延伸。控制栅极150被用做字线(图 1的WL)并可以被同时用做控制栅极(图1的CG1和CG2)。抑制(blocking) 介电膜140可以被设置在控制栅极150与第一和第二存储节点层133和136 中每一个之间。级间(interlevel)介电膜145可以被设置在控制栅极150和 半导体基底105之间。
如参照图1所述，图7的非易失性存储器件可以被分成两个单位单元C。 在这种情况下，控制栅极150可以被这两个单位单元C共享。此外，在两个 单位单元C之间的第二位线区域114可以被这些单位单元共享。另外，很明 显，图7所示的非易失性存储器件可以在图2所示的阵列排列结构中扩展。 可以参照图3到图6来描述图7所示的非易失性存储器件的操作特征。 尽管已经参照本发明的范例性实施例特别示出和描述了本发明，但本领 域的普通技术人员应当明白，在不背离由权利要求所定义的本发明的精神和 范围的情况下，可以在形式和细节方面做出各种修改。
权利要求
1.一种非易失性存储器件，包括连接到一个串并与该串相交的第一和第二位线；包括在第一和第二位线之间的串中且每一个都具有控制栅极和存储节点的第一和第二存储晶体管；包括在第一位线和第一存储晶体管之间的串中并包括第一旁路栅极的第一旁路晶体管；包括在第二存储晶体管和第二位线之间的串中并包括第二旁路栅极的第二旁路晶体管；包括在第一和第二存储晶体管之间的串中并包括第三旁路栅极的第三旁路晶体管；连接到第三旁路晶体管的沟道上的第三位线；和共同连接到第一和第二存储晶体管中的每一个的控制栅极的字线。
2. 如权利要求1所述的非易失性存储器件，其中，所述字线跨过第一、 第二和第三位线延伸。
3. 如权利要求1所述的非易失性存储器件，其中，所述第一、第二和第 三旁路栅极跨过所述字线延伸。
4. 如权利要求1所述的非易失性存储器件，其中，所述第一和第二存储 晶体管具有闪存器件的结构。
5. 如权利要求4所述的非易失性存储器件，其中，所述第一和第二存储 晶体管中每一个的存储节点作为浮动栅极节点或电荷俘获节点而工作。
6. —种将权利要求1的非易失性存储器件用作单位单元的非易失性存储 器件，该非易失性存储器件包括在所述串上串行排列的多个单位单元，其中， 在所述单位单元中共享所述字线。
7. 如权利要求6所述的非易失性存储器件，其中，在所述单位单元中的 两个相邻的单位单元中共享所述第一和第二位线。
8. —种将权利要求1的非易失性存储器件用作单位单元的非易失性存储 器件，该非易失性存储器件包括在多个行中排列的多个单位单元；共同连接在所述行中排列的单位单元中的第 一旁路栅极的第 一旁路线； 共同连接在所述行中排列的单位单元中的第二旁路栅极的第二旁路线；和共同连接在所述行中排列的单位单元中的第三旁路栅极的第三旁路线， 其中，在所述行中排列的单位单元中共享所述第一、第二和第三位线。
9. 一种操作非易失性存储器件的方法，利用这种方法操作权利要求1的 非易失性存储器件，该方法包括选择第 一和第二存储晶体管中的至少 一个存储晶体管，以便使用电荷的隧道效应在所选择的存储晶体管中编程数据；选择第 一和第二存储晶体管中的至少 一个存储晶体管，以便在所选择的晶体管中读数据；和同时擦除在第 一和第二存储晶体管中的数据。
10. 如权利要求9所述的方法，其中，编程数据包括 向字线施加编程电压；向第 一和第二位线施加编程阻止电压；向第三旁路栅极施加截止电压；向从第 一和第二旁路栅极中选择出的 一个旁路栅极施加截止电压；和 向其它的旁路栅极施加导通电压。
11. 如权利要求9所述的方法，其中，编程数据包括 向字线施加编程电压；向第 一 和第二位线施加地电压； 向第三旁路栅极施加截止电压；向从第 一和第二旁路栅极中选择出的一个旁路栅极施加导通电压；和 向其它的旁路4册极施加截止电压。
12. 如权利要求9所述的方法，其中，读数据包括 向字线施加第一读电压；向第一和第二位线中的至少一个位线施加第二读电压；和 向第三位线施力口地电压。
13. 如权利要求9所述的方法，其中，擦除数据包括 向字线施加地电压；和向第 一和第二存储晶体管的主体施加擦除电压。
14. 一种非易失性存储器件，包括其中，定义第一和第二位线区域的半导体基底；分别形成在第 一和第二位线区域之间的半导体基底上的第 一和第二存储节点层；形成在第一位线区域和第一存储节点层之间的半导体基底上的第一旁路栅极；形成在第二位线区域和第二存储节点层之间的半导体基底上的第二旁路 栅极；形成在第 一和第二存储节点层之间的半导体基底上的第三旁路栅极； 形成在第三旁路栅极之下的部分半导体基底中的第三位线区域；和 跨过第一和第二存储节点层延伸的控制栅极。
15. 如权利要求14所述的非易失性存储器件，其中，所述第一和第二位 线区域是通过将杂质4参入半导体基底中形成的。
16. 如权利要求15所述的非易失性存储器件，其中，所述第三位线区域 包括由第三旁路栅极形成的沟道区域。
17. 如权利要求14所述的非易失性存储器件，其中，所述第一、第二和 第三旁路栅极被隐藏到半导体基底中。
18. 如权利要求14所述的非易失性存储器件，其中，所述第一和第二存 储节点层包括从由多晶硅层、氮化硅层、硅或金属点和硅或金属毫微晶体组 成的组中选出至少一个层。
19. 如权利要求14所述的非易失性存储器件，其中，所述控制栅极被用 做字线。
20. —种其中权利要求14的非易失性存储器件被用做单位单元且多个单 位单元被串行排列的非易失性存储器件，其中，在单位单元中共享控制栅极。
21. 如权利要求20所述的非易失性存储器件，其中，在单位单元中的两 个相邻单位单元中共享所述第一或第二位线区域。
全文摘要
提供了一种能够同时克服NAND型闪存器件和NOR型闪存器件的缺点的非易失性存储器件。该非易失性存储器件包括与一个串连接并与该串相交第一和第二位线。第一和第二存储晶体管被包括在第一和第二位线之间的串中并分别包括控制栅极和存储节点。第一旁路晶体管被包括在第一位线和第一存储晶体管之间的串中并包括第一旁路栅极。第二旁路晶体管被包括在第二存储晶体管和第二位线之间的串中并包括第二旁路栅极。第三旁路晶体管被包括在第一和第二存储晶体管之间的串中并包括第三旁路栅极。第三位线被连接到第三旁路晶体管的沟道上。以及，字线被共同连接到第一和第二存储晶体管中每一个的控制栅极上。
文档编号G11C16/10GK101114520SQ20061017213
公开日2008年1月30日 申请日期2006年12月27日 优先权日2006年7月27日
发明者具俊谟, 朴允童, 玄在雄, 金元柱, 金锡必 申请人:三星电子株式会社