垂直沟道晶体管以及包括垂直沟道晶体管的存储器件的制作方法

专利名称：垂直沟道晶体管以及包括垂直沟道晶体管的存储器件的制作方法
技术领域：
本发明 一般涉及一种半导体器件，本发明尤其是涉及一种垂直沟道晶体 管和包括垂直沟道晶体管的半导体存储器件。
背景技术：
图1是常规CMOS器件的PMOS和NMOS平面沟道晶体管的示意性截 面图。如图所示，NMOS平面沟道晶体管通常由在p型衬底100的表面中形. 成的n+型源/漏区101和103限定，且n+型多晶硅栅极104位于NMOS平 面沟道晶体管的p沟道区102上方。PMOS平面沟道晶体管通常由在p型衬 底100的n型阱100，的表面中形成的p+型源/漏区111和113限定。n+型 多晶硅栅极114位于PMOS平面沟道晶体管的n沟道区112上方。图2是通常图解NMOS和PMOS平面沟道晶体管的阈值电压Vth和沟 道区杂质浓度之间关系的图线。如本领域的技术人员所周知，NMOS和 PMOS平面沟道晶体管的阈值电压(Vth)可分别通过精细控制沟道区202 和212中的杂质浓度来设计(图1 )。在一般的CMOS操作中，NMOS晶体 管的阈值电压Vth为正，而PMOS晶体管的阈值电压Vth为负。因此，为了 实现CMOS器件操作，在NMOS平面晶体管中通常需要精细沟道注入工艺， 以将阈值电压Vth从负变成正(见图2)。在此将图1的PMOS和NMOS晶体管称作"平面沟道"晶体管，这是 由于沟道区202和212沿着衬底101的平面(或水平)表面区延伸。然而， 新近，在努力增加器件集成度中，"垂直沟道"晶体管已经得到发展，其中 其沟道区相对于水平衬底表面垂直延伸。图3A是具有NMOS和PMOS垂直沟道晶体管的常规器件的示意性截 面图，而图3B是其透视图。在图3A和3B中，相同元件用相同参考数字表 示。参考图3A和3B,NMOS垂直沟道晶体管包括形成在p型衬底300上的 p型垂直沟道区302，形成在p型衬底300表面中并且围绕p型垂直沟道区 302的第一 n+型源/漏层301,形成在p型垂直沟道区302上方的第二 n+型 源/漏层303。 NMOS垂直沟道晶体管还包括围绕p型垂直沟道层302的n+ 型多晶硅栅极304。尽管未示出，但是，将栅极电介质插设在n+型多晶硅栅 极304和p型垂直沟道层302之间。PMOS垂直沟道晶体管包括形成在p型衬底300中n阱上的n型垂直沟 道层312,形成在n阱300，的表面中并且围绕n型垂直沟道层312的第一p十 型源/漏层311，形成在n型垂直沟道层312上方的第二 p+型源/漏层313。 PMOS垂直沟道晶体管还包括n+型多晶硅栅极314，其围绕n型垂直沟道层 312。而且，栅极电介质(未示出)插设在n+型多晶硅栅极314和n型垂直 沟道层312之间。通常，垂直沟道302和312由柱状结构限定，该柱状结构通常具有圓形 水平截面，且多晶硅栅极304和314是圓柱状且完全地围绕各自的垂直沟道 302和312。而且，第一源/漏层301和311以及第二类型源/漏层303和 313通常由盘状结构限定，该盘状结构通常也具有圆形水平截面。在图3A 和3B的实例中，多晶硅栅极304和314的外直径基本上与第一源/漏层301 和311的外直径相符，且垂直沟道302和312的外直径基本上与第二类型源 /漏层303和313的外直径相符。垂直沟道晶体管的一个缺点在于难以精确且可靠地将杂质注入到p型和 n型垂直沟道层302和312的柱状结构中。尤其关于NMOS垂直沟道晶体管 存在问题。即，如之前结合图2所说明的，通常都必须执行沟道注入工艺， 从而对于NMOS器件建立正阈值电压Vth。然而，在p型垂直沟道302中注 入离子的任何尝试都可能导致不均匀的离子密度分布，其会导致阈值电压 Vth上的预期变化。由于p型垂直沟道302的柱直径减小以增强器件集成度， 该问题更加突出。因此，常规NMOS垂直沟道晶体管通常在负阈值电压Vth(例如，-0.4V) 下操作。因此，必须以能够产生负电压以截止NMOS垂直沟道晶体管的特 定控制组块构造相应的器件。此外，使用常规NMOS垂直沟道晶体管难以 实现CMOS操作模式，这是由于CMOS操作模式通常对于NMOS晶体管都 需要正的阈值电压。

发明内容
根据本发明的一个方面，提供了一种半导体器件，其包括NMOS垂直 沟道晶体管和PMOS垂直沟道晶体管，其中NMOS垂直沟道晶体管位于衬 底上并包括围绕垂直p沟道区的p+多晶硅栅极，而PMOS垂直沟道晶体管 位于衬底上并包括围绕垂直n沟道区的n+多晶硅栅极。根据本发明的另一方面，提供了一种半导体存储器件，其包括具有存储 核心区域和外围电路区域的衬底，以及位于衬底存储核心区域中的NMOS 垂直沟道晶体管和PMOS垂直沟道晶体管。NMOS垂直沟道晶体管包括围 绕垂直p沟道区的p+多晶硅栅极。根据本发明的又一方面，提供了一种半导体存储器件，其包括连接在位 线和相应的多条字线之间的多个存储单元，其中多个存储单元中的每一个都 包括NMOS垂直沟道选择晶体管。该半导体存储器件还包括读出放大器 (sense amplifier),其连接到位线并包括多个NMOS垂直沟道晶体管和多个 PMOS垂直沟道晶体管，其中多个NMOS垂直沟道晶体管中的每一个都包 括围绕垂直p沟道区的p+多晶硅栅极，而多个PMOS垂直沟道晶体管中的 每一个都包括围绕垂直n沟道区的n+多晶硅栅极。根据本发明再另一方面，提供了一种半导体存储器件，其包括在半导体 衬底上可操作地连接到行解码器和列解码器的存储核心。该存储核心包括设 置成行和列的多个存储单元阵列，位于各相邻存储单元阵列之间的列中的多 个字线驱动器，以及在各相邻存储单元阵列之间的行中的多个读出放大器。 每个存储单元阵列都包括多个NMOS垂直沟道选择晶体管，且字线驱动器 和读出放大器中的每一个都包括多个PMOS垂直沟道晶体管和多个NMOS 垂直沟道晶体管。多个NMOS垂直沟道晶体管中的至少一个包括p+多晶硅 栅极，其围绕垂直p沟道区，而多个PMOS垂直沟道晶体管中的至少一个包 括n+多晶硅栅极，其围绕垂直n沟道区。


参考附图，根据以下的详细描述，本发明的上述和其它方面和特征将变 得非常明显，其中图1是常规平面沟道晶体管器件的截面图；图2是示出常规平面沟道晶体管器件中阈值电压和沟道杂质密度之间关 系的图线；
图3A是常规垂直沟道晶体管器件的截面图； 图3B是常规垂直沟道晶体器件的透视图； 图4是根据本发明实施例的垂直沟道晶体管器件的截面图； 图5A、 5B、 5C和5D是具有根据本发明各实施例垂直沟道晶体管的存 储器件的截面图；图6示出了具有根据本发明实施例的垂直沟道晶体管的存储器件的布置图；图7和8是根据本发明实施例的存储单元和读出放大器的电路图； 图9是根据本发明实施例的字线驱动控制电路的电路图；和 图10是根据本发明实施例的字线驱动器的电路图。
具体实施方式
以下参考附图更加全面的描述本发明，附图中示出了本发明的示范性实 施例。然而，本发明可体现为多种不同形式，且不应解^f^成限于在此列出的 实例。在图中，为了清楚起见，放大和/或简化了层和区域的尺寸和相对尺 寸。而且，应该理解的是，当将元件或层称作"在……上"、"连接到"或者 "耦合到"另一元件或层时，其能直接在其上、连接或耦合到另一元件或层， 或者可以存在插入元件或层。现在将借助于优选、但非限制性的本发明实施例描述本发明。图4是根据本发明实施例的半导体器件的截面示意图。如图所示，该实 例的半导体器件包括NMOS垂直沟道晶体管和PMOS垂直沟道晶体管。参考图4, NMOS垂直沟道晶体管包括形成在p型衬底400上的p型垂 直沟道层402，形成在p型衬底400的表面中并且围绕p型垂直沟道层402 的第一 n+型源/漏层401,形成在p型垂直沟道层402上方的第二 n+型源 /漏极层403。 NMOS垂直晶体管还包括p+型多晶硅栅极404,其围绕p型 垂直沟道层402。尽管未示出，但是，栅极电介质可插设在p+型多晶硅栅极 404和p型垂直沟道层402之间。PMOS垂直沟道晶体管包括n型垂直沟道层412,第一 p+型源/漏极层 411和第二p+型源/漏极层413。 PMOS垂直晶体管还包括n+型多晶硅栅极 414，其围绕n型垂直沟道层412。而且，栅极电介质(未示出)可插设在 n+型多晶硅栅极414和n型垂直沟道层412之间。 垂直沟道402和412可通过柱状结构限定，该柱状结构通常具有圓形的 水平截面，且多晶硅栅极404和414可以为柱状。而且，第一类型源/漏极 层401和411以及第二类型源/漏极层403和413可以通过盘状结构限定， 该盘状结构通常也具有圆形的水平截面。在图4的实例中，多晶硅栅极404 和414的外部直径基本上分别与第一类型源/漏极层401和411的外部直径 相符。另外，在该实例中，垂直沟道402和412的外部直径基本上分别与第 二类型源/漏极层403和413的外部直径相符。图4中实施例的半导体器件与前面图3描述的常规器件不同，区别在于， NMOS多晶硅栅极404由p+型多晶硅(而不是常规的n+型多晶硅)形成。 如下面所说明的，这使得NMOS晶体管具有正的阈值电压Vth,而不需要p 型沟道402的沟道注入。晶体管的阈值电压Vth通常根据以下的公式1确定Vth =小ms- ( Qox/Cox) - ( Qd/Cox) + 2cpF...…(1 )其中》ms表示在栅极材料和沟道体材料之间的功函数差值，C。x表示每 单位面积栅极氧化物材料的电容，Q。x表示栅极氧化物材料的电荷，Qd表示 半导体耗尽区的电荷，而,表示半导体表面的电势。在如图3A的常规器件中，在n+型多晶硅栅极304和p型沟道302之间 的功函数差值4)ms为负，且因此，该分量起到降低阈值电压Vth的作用。例 如，常规垂直沟道NMOS晶体管器件中(Km可接近-0.6V。相反，在图4实 例的垂直沟道NMOS器件中，p+型多晶硅栅极404和p型沟道402之间的 功函数差值4)ms为正，且因此该分量导致阈值电压Vth的净增加。例如，在 图4的实施例中，4)ms可接近+ 0.4V。因此，采用前述实例，通过本发明的 实施例实现了 + l.OV的阈值电压Vth增加。例如，如果图3A的垂直沟道晶体管的阈值电压为约-0.4V,则假设所有 其他条件相同的话，图4的垂直沟道晶体管的阈值电压为约+0.6V。由此实 现了正的阈值电压Vth,而不需实施困难的沟道注入工艺。NMOS垂直沟道晶体管的正阈值电压的存在提供了显著的优点，避免了 对能产生负电压以截止NMOS垂直沟道晶体管的特殊控制组块的需要。在 图4的NMOS和PMOS垂直沟道晶体管要以CMOS操作模式操作的情况下， 这尤其有利。现在将参考图5A至5D的截面示意图描述半导体存储器件的示范性实
施例。需要注意的是，所有这些图，相同的元件由相同的参考数字表示。图5A是根据本发明实施例的半导体存储器件的截面示意图。该实例的 半导体存储器件分成存储核心区域AA和外围电路区域AB。而且，存储核 心区域AA分成存储单元区AC和存储单元控制电路区AD。存储单元控制 电路区AD例如包括读出放大(S/A)电路和字线驱动(WD )电路(未示出)。参考图5A的实例，存储单元区AC包括垂直沟道选择晶体管NMOS1, 其与前面结合图3A讨论的NMOS垂直沟道晶体管相似。即，图5A的垂直 沟道选择晶体管NMOSl包括p型垂直沟道层102、第一n+型源/漏极层101 和第二 n+型源/漏极层103。垂直沟道选择晶体管NM0S1还包括n+型多晶 硅栅极104，其围绕p型垂直沟道层102。尽管未示出，但是4册极电介质可 插设在n+型多晶硅栅极104和p型垂直沟道层102之间。仍参考图5A,该实施例的存储单元控制电路区AD包括垂直沟道晶体 管NM0S2和PMOS1 ，这二者与之前图4描述的那些相似，且可选择在CMOS 操作模式下运行。即，NMOS2垂直沟道晶体管包括p型垂直沟道层102、 第一 n+型源/漏极层101和第二 n+型源/漏极层103。 NMOS2垂直晶体管 还包括p+型多晶硅栅极104，，其围绕p型垂直沟道层102。尽管未示出，但 是栅极电介质可夹设在p+型多晶硅栅极104'和p型垂直沟道层102之间。PMOS1垂直沟道晶体管包括n型垂直沟道层112、第一 p+型源/漏极 层111和第二p+型源/漏极层113。 PM0S1垂直晶体管还包括n+型多晶硅 栅极114，其围绕n型垂直沟道层112。而且，栅极电介质(未示出)插设 在n+型多晶硅栅极114和n型垂直沟道层112之间。如之前结合图4所描述，垂直沟道晶体管NMOS2在正阈值电压下操作， 这是由于在p+型多晶硅栅极104，和p型沟道102之间的功函数差值c])ms为 正。结果，垂直沟道晶体管NMOS2和PMOSl在CMOS操作模式下能有利 地工作。如前所述，在图5A的实施例中，存储单元区AC的垂直沟道选择晶体 管NMOSl由常规的NMOS垂直沟道晶体管结构形成。这样，当与存储单元 控制电路区AD中使用的垂直沟道晶体管NMOS2相比时，选4奪垂直沟道晶 体管NMOSl的阈值电压较低(或者为负)。这具有降低对存储单元区域AC 中垂直沟道选择晶体管栅极氧化物应力的优点。应该理解的是，通常不必在 CMOS模式下操作存储单元的选择晶体管。由此，在图5A的实施例中，存
储电路控制区域AD的垂直沟道晶体管被设计成在CMOS操作模式下工作， 而存储单元区域AC的垂直沟道选择晶体管被设计成最小化其栅极氧化物的 应力。仍然参考图5A,该实例的外围电路区域AB用平面沟道晶体管器件 NMOS3和PMOS2构成。这些可以与之前结合图1描述的那些相似。即， NMOS3平面沟道晶体管通常都通过在p型衬底100表面中形成的n+型源/ 漏区201和203限定，且n+型多晶硅栅极204位于NMOS平面沟道晶体管 的p沟道区202上方。PMOS2平面沟道晶体管通常通过在p型衬底100的n 型阱101，的表面中形成的p+型源/漏区211和213限定。n+型多晶硅栅极 214位于PMOS2平面沟道晶体管的n沟道区212上方。图5A示出了其中外围电路区域AB的平面沟道晶体管位于与存储核心 区域AA垂直沟道晶体管的平面相比升高了的平面中的实施例。如本领域技 术人员将理解的，该结构由其中使用沟槽形成技术制造垂直沟道晶体管的方 式产生。现在参考图5B，其图解了根据本发明另一实施例的半导体存储器件。 该实施例的半导体存储器件与图5A的相似，除了外围电路区域AB与图5B 中的存储核心区域AA共面，并且在图5B的外围电路区AB中采用垂直沟 道晶体管NMOS4和PMOS3。因此，为了避免在描述中的冗余，以下仅描 述图5B的外围电路区域AB。该实施例的外围电路区域AB包括垂直沟道晶体管NMOS4和PMOS3, 该二者与之前图4描述的那些相似，且其可选择在CMOS操作模式下工作。 即，NMOS4垂直沟道晶体管包括p性垂直沟道层102、第一n+型源/漏极 层101和第二n+型源/漏极层103。 NMOS4垂直晶体管还包括p+型多晶硅 栅极104',其围绕p型垂直沟道层102。尽管未示出，但是栅极电介质插设 在p+型 多晶 硅栅极104，和p型垂直沟道层102之间。PMOS3垂直沟道晶体管包括n型垂直沟道层112、第一p+型源/漏极 层111和第二p+型源/漏极层113。 PMOS3垂直晶体管还包括n+型多晶硅 栅极114，其围绕n型垂直沟道层112。而且，栅极电介质(未示出)插设 在n+型多晶硅栅极114和n型垂直沟道层112之间。如之前结合图4所描述的，垂直沟道晶体管NMOS4在正阈值电压下操 作，这是由于在p+型多晶硅栅极104，和p型沟道102之间的功函数差值4)
咖为正。结果，垂直沟道晶体管NMOS4和PMOS3可有利地在CMOS操作 模式下工作。现在参考图5C,其图解了根据本发明另一实施例的半导体存储器件。 该实施例的半导体存储器件与图5A的相似，除了在图5C的存储单元区域 AC中采用垂直沟道选择晶体管NMOSl'。因此，为了避免描述上的冗余， 以下仅描述图5C的存储单元区域AC的NMOSl'。该实例的存储单元区域AC用与图4的垂直沟道晶体管NMOS相似的垂 直沟道选择晶体管NMOSl，构造。即，图5C的垂直沟道选择晶体管NMOSl， 包括p型垂直沟道层102、第一n十型源/漏极层101和第二n+型源/漏极 层103。 NMOSl，垂直沟道选择晶体管还包括p+型多晶硅栅极104，，其围绕 p型垂直沟道层102。尽管未示出，但是栅极电介质插设在p+型多晶硅栅极 104，和p型垂直沟道层102之间。垂直沟道选择晶体管NMOSl，在正阈值电压下操作，这是由于在p+型 多晶碌栅极104，和p型沟道102之间的功函数差值4)ms为正。结果，不必构 造能产生负电压以截止(turn off) NMOSl，垂直沟道选择晶体管的特定控制 组块(special control block)。然而，当与图5A的实施例相比时，可能将额 外的应力施加到在存储单元区AC内部的栅极氧化物上。现在参考图5D，其图解了根据本发明实施例的半导体存储器件。该实 施例的半导体存储器件与之前图5B描述的相似，除了在图5D的存储单元 区域AC中采用之前描述的图5C的垂直沟道选择晶体管NMOSl'。另外， 图5D的实例与图5B的实例相同，且因此，在此省略图5D的详细描述以避 免冗余。现在参考图6，其图解了根据本发明实施例的半导体器件的布局结构。 如图所示，图6的半导体器件包括存储核心区域10、列解码器12、行解码 器14和控制组块16。存储核心区域10包括多个存储单元区SMCA,其设置成行和列。每个 存储单元区域SMAC都包括连接到位线BL和BLB以及子字线SWL的存储 单元MC的阵列。尽管未示出，但是每个存储单元都包括存储元件和NMOS 垂直沟道选择晶体管。NMOS垂直沟道选择晶体管可构造成与之前描述的图 5A的NMOSl垂直沟道晶体管相似(具有n+型多晶硅栅极)，或者与之前图 5C描述的NMOSl，垂直沟道晶体管相似(具有p+型多晶硅栅极)。
如图所示，存储核心区域10还包括读出放大器SA和子字线驱动器 SWD，设置在相邻存储单元区SMCA之间。如本领域技术人员将理解的， 读出放大器SA连接到存储单元区域SMCA的位线BL和BLB，而子字线驱 动器SWD连接到存储单元区域SMCA的子字线SWL。字线驱动器PXID通 过字线驱动控制电路PXID控制。如图所示，字线驱动控制电路PXID位于 由子字线驱动器SWD的行和读出放大器SA的列限定的交叉点处。图6的 参考标号CJ表示其中可以设置其它电路(如读出放大控制电路)的结合区。在该实施例的实例中，字线驱动控制电路PXID、读出放大器SA、子字 线驱动器SWD和结合区CJ含有NMOS和/或PMOS垂直沟道晶体管。 NMOS垂直沟道晶体管优选构造成与之前图5A所述的NMOS2垂直沟道晶 体管相似(具有p+型多晶硅栅极)。如此，CMOS操作模式可在适当时候被 采用。行解码器14响应于控制组块16的激励信号(active signal) ACT和行地 址RA1和RA2，以产生字线控制和使能信号PXi和NEW。列解码器12响 应于写入和读出控制信号WR和RE以及列地址CA以产生列选择信号CSL。 控制组块16响应于指令信号COM,以产生激励信号ACT和写入和读出控 制信号WR和RE。本领域技术人员非常了解列解码器12、行解码器14和 控制组块16的功能，因此，在此省略了更详细的描述。列解码器16、行解码器14和控制组块16可以含有平面沟道和/或垂直 沟道晶体管，如之前结合图5A至5D的外围电路描述的那些，且可在非 CMOS操作模式和/或CMOS操作模式下操作。图7是描述了根据本发明实施例的半导体存储器存储核心区域的电路图。参考图7，存储器包括多条互补位线对BL1和BL1B、BL2和BL2B,...， BLy和BLyB，以及多条字线WL1至WLm。应该理解的是，位线对和字线 的数目不限于本发明的上述情况。存储单元区域SMCA包括多个存储单元MC,其中每个存储单元都包括 垂直沟道晶体管N和串联连接在位线BL和参考电压之间的电容元件。尤其， 互补存储单元MC对分别连接到互补位线对BL和BLB,且每个存储单元 MC的栅极都连接到一条字线WL。读出放大区域S A位于存储单元区域S MCA的相对侧上。读出放大区域
SA包括分别连接到位线对BL1和BL1B、 BL2和BL2B，…，BLy和BLyB 之间的读出放大电路SA1、 SA2, ...， SAy,如图7所示。在该实例中，连 接到奇数位线对BL/BLB的奇数读出放大电路SA位于存储单元区域SMCA 的一侧上，且连接到偶数位线对BL/BLB的偶数读出放大电路SA位于存储 单元区SMCA的另 一侧上。例如，读出放大电路SA1包括第一和第二预充电电路PRE1和PRE2, 其每一个都包括n沟道晶体管N6-N8,并响应于预充电电压VPRE1和 VPRE2;第一和第二隔离电路ISOl和IS02，其每一个都包括n沟道晶体管 N1和N2，并响应于隔离信号IS1和IS2;列选择栅极CSG,其由n沟道晶 体管N10和N,11构成，该二者连接到互补数据线D1和D1B，并响应于列选 择信号CSL;和读出放大器PSA/NSA，其包括p沟道晶体管Pl和Pl以及 n沟道晶体管N8和N9，并响应于互补读出使能线LA和LAB。仍参考图7,字线驱动区SWD位于存储单元区SMCA的相对侧上，且 每一个都包括多条字线驱动电路SWDl-SWDn。图7中，位于存储单元区域 SMCA左侧(图中)上的字线驱动电路SWDl-SWDn，每一个都包括第一和 第二字线驱动器SD1和SD2,用于驱动奇数字线WL,而位于存储单元区域 SMCA右侧(图中)上的字线驱动电路SWDl-SWDn,每一个都包括第一和 第二字线驱动器SD1和SD2,用于驱动偶^:字线WL。而且，字线驱动电^各 SWD1-SWDn通过图7中所示的字线使能信号NWEl-NWEj使能。图7还图解了结合区CJ，其含有控制电路D,该控制电路D响应于由 行解码器产生的控制信号PX1-PX2,以控制字线驱动电路SWDl-SWDn的 操作。本领域的技术人员很容易理解图7中示出的各电路元件的操作，且因此 在此为了简明省略了对其详细描述。能看出，图7的存储核心布局与之前描述的图6的相似。 作为折叠位线结构(folded-bit line architecture ),图7的布置图通常在本 技术领域中公知。图8描述了根据本发明另一实施例半导体存储器的存储核 心区域，其中采用了所谓的打开位线结构(open-bit line architecture )。这种 情况下，互补存储单元MC对包含在位于读出放大区域SA相对侧上的分开 的存储单元区域SMCA中。位线BL1至BLy连接到存储单元区SMCA之一 的存储单元MC上，而互补位线BLB至BLyB连接到另 一存储单元区SMCA 的互补存储单元MC上。图8中图解的各种电路元件都用之前描述的图7中图解的相同参考数字 表示，且本领域技术人员明了图8中图解的电路元件的操作。因此，在此为 了简明省略了对其详细描述。图9是根据本发明实施例的图6所图解的字线驱动控制电路PXID的电 路图。如图所示，字线驱动控制电路PXID包括反向器11、 12和13。该反 相器11和12由升高电压VPP驱动，并用于延迟由行解码器(图6)产生的 控制信号Pxi，并输出所延迟的控制信号PXiO。该反相器13由电源电压VCC 驱动，并用于将控制信号PXi反向和输出所反向的控制信号PXiB。在图9的实施例中，每个反向器11 、 12和13都由串联连接的且栅极共 接的NMOS (N12、 N13和N14)和PMOS (P3、 P4和P5 )垂直沟道晶体 管构成，这些晶体管构造成与图5A所示的NMOS2和PMOS1垂直沟道晶 体管相似。如此，NMOS垂直沟道晶体管(具有p+型多晶硅栅极)具有正 的阈值电压Vth。图10是根据本发明实施例的图6所图解的子字线驱动器SWD的电路 图。如图所示，子字线驱动器SWD包括反向器(晶体管P6和N15)和连接 到子字线SWL和参考电压VSS (地)之间的NMOS晶体管(N16),该反 相器通过控制信号PxiB驱动，且其将控制信号NWEB反向(图6)，以在子 字线SWL上输出所反向的信号。在图IO的实施例中，反向器可由串联连接且共接栅极的NMOS和PMOS 垂直沟道晶体构造，这些晶体管构造成与图5A所示的NMOS2和PMOS1 垂直沟道晶体管相似。同样，连接在子字线SWL和参考电压VSS之间的 NMOS晶体管N16可构造成与图5A所示的NMOS2垂直沟道晶体管相似。 如此，NMOS垂直沟道晶体管(具有p+多晶硅栅极)具有正的阈值电压Vth。前述为说明本发明而非构成为对其的限制。尽管已经描述了本发明的几 个实例性实施例，但是本发明领域技术人员将容易理解，在实例性实施例中 可以作出各种修改，而实质上不超出本发明新的教导和优点。因此，所有这 种修改都旨在包括在如权利要求中所限定的本发明的范围之内。因此，可以 理解的是，前述的是说明本发明，而不应解释成限于所描述的具体实施例， 且对于所公开的实施例的修改以及其他实施例旨在包括在附属权利要求的 范围内。本发明由所附权利要求限定，权利要求的等价物也包括其中。
权利要求
1.一种半导体器件，包括NMOS垂直沟道晶体管，其位于衬底上，并包括围绕垂直p沟道区的p+多晶硅栅极；和PMOS垂直沟道晶体管，其位于该衬底上，并包括围绕垂直n沟道区的n+多晶硅栅极。
1. 一种半导体器件，包括NMOS垂直沟道晶体管，其位于衬底上，并包括围绕垂直p沟道区的 p+多晶硅栅极；和PMOS垂直沟道晶体管，其位于该衬底上，并包括围绕垂直n沟道区的 n+多晶硅栅极。
2. 如权利要求1所述的半导体器件，其中该NMOS垂直沟道晶体管的阈 值电压为正，且该PMOS垂直晶体管的阈值电压为负。
3. 如权利要求2所述的半导体器件，其中该NMOS和PMOS垂直沟道 晶体管可在CMOS操作模式下操作。
4. 一种半导体存储器件，包括衬底，其包括存储核心区域和外围电路区域；和NMOS垂直沟道晶体管和PMOS垂直沟道晶体管，他们位于该衬底的 该存储核心区域中；其中，该NMOS垂直沟道晶体管包括围绕垂直p沟道区的p+多晶硅栅 电极。
5. 如权利要求4所述的半导体存储器件，其中该NMOS和PMOS垂直 沟道晶体管可在CMOS操作模式下操作。
6. 如权利要求4所述的半导体存储器件，其中该NMOS垂直沟道晶体管 是第一 NMOS垂直沟道晶体管，并且其中该存储器件还包括位于该衬底的 该存储核心区域中的第二 NMOS垂直沟道晶体管。
7. 如权利要求6所述的半导体存储器件，其中该衬底的该核心区域包括 存储单元区和用于存取该存储单元区的控制电路区，并且其中该第一 NMOS垂直沟道晶体管位于该控制电路区中，而该第二 NMOS垂直沟道晶体管位于该存储单元区中。
8. 如权利要求7所述的半导体存储器件，其中该第二 NMOS垂直沟道晶 体管包括围绕垂直p沟道区的n+多晶硅栅电极。
9. 如权利要求8所述的半导体存储器件，其中该第一NMOS垂直沟道晶 体管的阈值电压为正，而该第二NMOS垂直沟道晶体管的阈值电压为负。
10. 如权利要求9的半导体存储器件，其中该第二NMOS垂直沟道晶体2管包括围绕垂直p沟道区的p+多晶硅栅电极。
11. 如权利要求7所述的半导体存储器件，其中该第二 NMOS垂直晶体管是包含在该存储单元区中的存储单元的选择晶体管。
12. 如权利要求4所述的半导体存储器件，还包括位于该衬底的该外围电 路区中的多个NMOS平面沟道晶体管和多个PMOS平面沟道晶体管。
13. 如权利要求12所述的半导体存储器件，其中该NMOS和PMOS平 面沟道晶体管与该NMOS和PMOS垂直沟道晶体管共面。
14. 如权利要求12所述的半导体存储器件，其中该NMOS和PMOS平 面沟道晶体管位于相对于该NMOS和PMOS垂直沟道晶体管升高的平面上。
15. 如权利要求4所述的半导体存储器件，还包括位于该衬底的该外围电 路区中的多个NMOS垂直沟道晶体管和多个PMOS垂直沟道晶体管。
16. 如权利要求15所述的半导体存储器件，其中该外围电路区的该多个 NMOS垂直沟道晶体管中的每一个都包括围绕垂直p沟道区的p+多晶硅4册 电极。
17. 如权利要求16所述的半导体存储器件，其中该NMOS和PMOS垂 直沟道晶体管可在CMOS操作模式下操作。
18. —种半导体存储器件，包括多个存储单元，他们连接在位线和各自的多条字线之间，该多个存储单 元中的每一个都包括NMOS垂直沟道选择晶体管；和连接到该位线上的读出放大器，包括多个NMOS垂直沟道晶体管和多 个PMOS垂直沟道晶体管的，其中该多个NMOS垂直沟道晶体管中的每一 个都包括围绕垂直p沟道区的p+多晶硅栅电极，而该多个PMOS垂直沟道 晶体管中的每一个都包括围绕垂直n沟道区的n+多晶硅栅电极。
19. 如权利要求18所述的半导体存储器件，其中该多个NMOS垂直沟道 选择晶体管中的每一个都包括围绕垂直p沟道区的p+多晶硅栅电极。
20. 如权利要求18所述的半导体存储器件，其中该多个NMOS垂直沟道 选择晶体管中的每一个都包括围绕垂直p沟道区的n+多晶硅栅电极。
21. 如权利要求18所述的半导体器件，还包括连接到该读出放大器的互 补位线和连接到该互补位线的多个互补存储单元。
22. 如权利要求21所述的半导体存储器件，其中该存储单元和该互补存 储单元位于该读出放大器的相同侧上。
23. 如权利要求21所述的半导体存储器件，其中该存储单元和该互补存储单元位于该读出放大器的相反侧上。
24. —种半导体存储器件，包括在半导体衬底上可操作地连接到列解码器和行解码器上的存储核心，所述存储核心包括 多个存储单元阵列，设置成行和列；多个字线驱动器，位于各自相邻存储单元阵列之间的列中；和 多个读出放大器，位于各自相邻存储单元阵列之间的行中； 其中每个该存储单元阵列包括多个NMOS垂直沟道选择晶体管； 其中该字线驱动器和读出放大器中的每一个都包括多个PMOS垂直沟 道晶体管和多个NMOS垂直沟道晶体管，其中该多个NMOS垂直沟道晶体 管中的至少一个包括围绕垂直p沟道区的p+多晶硅电极，而该多个PMOS 垂直沟道晶体管中的至少一个包括围绕垂直n沟道区的n+多晶硅栅电极。
25. 如权利要求24所述的半导体存储器件，其中该多个NMOS垂直沟道 选择晶体管中的至少 一 个包括围绕垂直p沟道区的p+多晶硅栅电极。
26. 如权利要求24所述的半导体存储器件，其中该多个NMOS垂直沟道 选择晶体管中的至少一个包括围绕垂直p沟道区的n+多晶硅栅电极。
27. 如权利要求24所述的半导体存储器件，其中该行解码器和列解码器 包括多个NMOS平面沟道晶体管和多个PMOS平面沟道晶体管。
28. 如权利要求24所述的半导体存储器件，其中该行解码器和列解码器 包括多个NMOS垂直沟道晶体管和多个PMOS垂直沟道晶体管。
29. 如权利要求28所述的半导体存储器件，其中该行解码器和列解码器 的该多个NMOS垂直沟道晶体管中的至少 一个包括围绕垂直p沟道区的p+ 多晶硅;f册电极。
30. 如权利要求29所述的半导体存储器件，其中该行解码器和列解码器 的该NMOS和PMOS垂直沟道晶体管在CMOS操作模式下工作。
全文摘要
本发明提供了一种半导体器件，其包括NMOS垂直沟道晶体管，位于衬底上，并包括围绕垂直p沟道区的p+多晶硅栅电极；和PMOS垂直沟道晶体管，位于衬底上，并包括围绕垂直n沟道区的n+多晶硅栅电极。该NMOS和PMOS垂直沟道晶体管任选地在CMOS操作模式下可工作。
文档编号H01L27/085GK101150132SQ20071008796
公开日2008年3月26日 申请日期2007年2月23日 优先权日2006年2月23日
发明者宋基焕, 金真怜 申请人:三星电子株式会社