专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种具有绝缘体上硅(SOI)结构的MOS场效应晶体管。
背景技术：
近年来，随着互联网爆炸性的膨胀以及多媒体信息社会的进步，移动信息终端市场显著成长起来。对信息器件或构成信息器件的LSI的进一步小型化和功率消耗的降低存在需求。作为为了满足需求的器件技术，SOI器件被关注。当MOS晶体管形成在具有SOI结构的半导体衬底上时，与传统体Si器件相比，有利之处在于寄生电容例如结电容和布线电容的降低，低衬底偏置效应，短沟道效应的抑制，理想器件隔离，陡峭的子阈值特性等。结果，可发挥LSI的低功率消耗和高性能的巨大效应。
然而，在SOI型MOS晶体管中存在技术问题。当硅的局部氧化(LOCOS)工艺施加到元件隔离时，薄的硅有源层形成在LOCOS隔离边缘处，由此导致具有低阈值电压的寄生MOS晶体管的形成，并且这种如呈现隆起形状(在下文，简称为“隆起”)的特性可在Id-Vg特性中被引起。该隆起可能产生在NMOS中并且导致泄漏电流。
作为防止隆起产生的措施，例如，JP 08-181316 A提出一种在直接提供在LOCOS隔离边缘下面的衬底上或在该衬底的整个表面上形成高浓度掺杂的方法，并且JP 2000-306994 A提出一种改变LOCOS隔离边缘的形状的方法。另外，作为防止隆起产生的另一措施，JP 2001-148481 A公开了一种方法在LOCOS氧化后在氧气氛中将温度降低到800℃并且然后从氧化炉中取出晶片，由此在较大使用固定电荷的情况下抑制了隆起的产生。
然而，在这些方法中，存在的问题是在JP 08-181316 A的方法中另外使用了例如离子注入和退火的工艺，在JP 2000-306994 A的方法中复杂化了工艺，以及在JP 2001-148481 A的方法中的NMOS或CMOS中仅可获得小效果。
发明内容
制作本发明来解决上述问题，且本发明的目的是提供一种SOI型MOS晶体管，其能抑制产生问题的寄生MOS晶体管，并当使用借助传统LOCOS工艺的元件隔离技术时以低功耗电流驱动该MOS晶体管。
为了解决上述问题，本发明提供如下措施。
(1)提供一种半导体器件，其具有包括下述的结构包括半导体支撑衬底的SOI半导体衬底，形成在半导体支撑衬底上的掩埋绝缘膜，以及形成在掩埋绝缘膜上的硅有源层；第一导电类型MOS晶体管，其形成到硅有源层并具有栅电极；以及通过LOCOS工艺具有在深度方向上到达掩埋绝缘膜的厚度并且环绕该MOS晶体管的元件隔离绝缘膜，其中MOS晶体管的栅电极包括相应于硅有源层的区域的第一导电类型多晶硅区域，其将成为沟道；以及相应于LOCOS隔离边缘的第二导电类型多晶硅区域。
(2)在半导体器件中，MOS晶体管的栅电极具有层叠结构，其中具有第一导电区域和第二导电区域的多晶硅层与难熔的金属硅化物层一起层叠。
(3)在半导体器件中，MOS晶体管具有杂质扩散层，其在源极区域中的第一导电类型和第二导电性之间变化。
(4)提供一种制造包括形成在SOI衬底的硅有源层上的MOS晶体管的半导体器件的方法，其包括如下步骤通过热氧化形成具有到达掩埋绝缘层的厚度的元件隔离绝缘膜以在硅有源层上方形成MOS晶体管；通过热氧化形成具有约5到30nm的厚度的栅绝缘膜；在栅绝缘膜上形成具有200到400nm的厚度的多晶硅层的步骤；在多晶硅层上施加光致抗蚀剂并构图后通过借助离子注入以1×1018原子/cm3或更大的杂质浓度掺杂第一导电杂质来选择性地给一部分多晶硅层赋予第一导电类型；在多晶硅层上施加光致抗蚀剂并构图后通过借助离子注入以1×1018原子/cm3或更大的杂质浓度掺杂第二导电杂质来选择性地给一部分多晶硅层赋予第二导电类型；刻蚀多晶硅层以形成栅电极；通过利用光致抗蚀剂构图MOS晶体管的区域以成为源极和漏极来在硅有源层中部分地和选择性地掺杂杂质；在SOI衬底上形成中间绝缘层；在SOI衬底上形成的中间绝缘层中形成接触孔；在接触孔中形成金属布线；以及形成保护膜。
(5)制造半导体器件的方法还包括如下步骤在多晶硅沉积后，通过热处理形成具有约300到400nm的厚度的氧化物膜以形成硬掩模；利用光致抗蚀剂构图以刻蚀氧化物膜；通过以1×1018原子/cm3或更大的杂质浓度执行第一导电类型杂质和第二导电类型杂质中的一个的预沉积来给一部分多晶硅层选择性地赋予第一导电类型和第二导电类型中的相应的一个；以及通过去除氧化物膜并借助离子注入以1×1018原子/cm3或更大的杂质浓度在整个区域上掺杂相反导电杂质来给一部分多晶硅层选择性地赋予相反导电类型。
(6)制造半导体器件的方法包括如下步骤在多晶硅沉积后，通过热处理形成具有约300到400nm的膜厚度的氧化物膜以形成硬掩模；利用光致抗蚀剂构图以刻蚀氧化物膜；通过以1×1018原子/cm3或更大的杂质浓度执行第一导电类型杂质和第二导电类型杂质中的一个的预沉积来给一部分多晶硅层选择性地赋予第一导电类型和第二导电类型中的相应的一个；进一步通过热处理形成膜厚度为约300到400nm的氧化物膜以形成硬掩模；利用光致抗蚀剂构图以刻蚀氧化物膜；以及通过相反导电杂质的预沉积给一部分多晶硅层选择性地赋予相反导电类型。
(7)制造半导体器件的方法还包括如下步骤在给多晶硅层赋予第一和第二导电类型的步骤后，通过热氧化形成具有到达掩埋绝缘膜的厚度的元件隔离绝缘膜以在硅有源层上方形成MOS晶体管；并通过热氧化形成具有约5到30nm的厚度的栅绝缘膜；(8)制造半导体器件的方法还包括如下步骤在形成栅电极的步骤后，利用光致抗蚀剂构图MOS晶体管的区域以成为源极和漏极并且部分地和选择性地在硅有源层中掺杂第一导电杂质；以及通过利用光致抗蚀剂构图来部分地和选择性地在源极区域中掺杂第二导电杂质。
在SOI半导体器件中，栅电极的导电类型被分成两种使得MOS晶体管的多晶硅栅电极在LOCOS隔离边缘具有高阈值电压，以及在栅极中心的沟道区域中具有低阈值电压。结果，可以提供一种MOS晶体管，其能够抑制在LOCOS隔离边缘产生的寄生MOS晶体管的产生，并利用低消耗电流驱动。
在附图中图1是示出根据本发明的第一实施例的半导体器件的主要部分的平面图；图2是根据本发明的第一实施例的沿图1的线A-A′的半导体器件的截面图；图3是根据本发明的第一实施例的沿图1的线B-B′的半导体器件的截面图；图4是根据本发明的第一实施例的沿图1的线C-C′的半导体器件的截面图；图5A和5B是均示出沿图1的线A-A′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；图6A和6B是均示出沿图1的线A-A′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；图7A和7B是均示出沿图1的线A-A′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；图8A和8B是均示出沿图1的线B-B′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；图9A和9B是均示出沿图1的线B-B′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；图10A和10B是均示出沿图1的线C-C′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；图11A和11B是均示出沿图1的线C-C′的半导体器件并进一步示出根据本发明的第一实施例的其制造工艺的截面图；以及图12A是根据本发明的另一实施例的具有形成在其中的体接触区的n型MOS晶体管的平面图，以及图12B是沿图12A的线D-D′的n型MOS晶体管的截面图。
具体实施例方式
在下文，根据本发明的n型MOS晶体管的实施例将参照附图被详细描述。
作为第一实施例，图1至4是均示出根据本发明的实施例的半导体器件的主要部分的平面图和截面图。
图2是沿图1的线A-A′的半导体器件的截面图。图3是沿图1的线B-B′的半导体器件的截面图。图4是沿图1的线C-C′的半导体器件的截面图。在图1至4中，半导体衬底101是p型接合的绝缘体上硅(SOI)衬底，其具有例如p型单晶半导体衬底102、具有约50到400nm的膜厚度的掩埋绝缘膜103、以及具有约50到200nm的厚度的p型硅有源层104的三层结构。掩埋绝缘膜103将单晶半导体支撑衬底102和p型硅有源层104彼此绝缘。p型单晶半导体支撑衬底102和p型硅有源层104的每个浓度通常大约在从1×1014cm-3到1×1015cm-3的范围内。在这种情况下，该p型接合的衬底被用作SOI衬底101。可替换地，可以使用具有通过氧注入到p型体Si衬底中并且进行高温退火形成的SOI结构的p型SIMOX(注入氧隔离)衬底。
n型MOS晶体管形成在形成在掩埋绝缘层103上的硅有源层104上。该MOS晶体管借助场绝缘膜105与外围电绝缘，该场绝缘膜105通过硅的局部氧化(LOCOS)工艺被形成为具有约100到500nm的厚度并且与掩埋绝缘膜103接触。在这种情况下，通过使用LOCOS工艺，硅有源层104在LOCOS隔离边缘处被形成为薄膜，如图4所示。通过具有约5到30nm的膜厚度的栅绝缘膜106，形成由具有约200到300nm的厚度的多晶硅形成的n型杂质区域108和p型杂质区域109以及沉积在该多晶硅上的难熔金属硅化物110构成的栅电极111。如图1所示，栅电极的n型杂质区域108和p型杂质区域109通过借助改变离子种类在多晶硅中进行离子注入来形成使得沟道区域成为n型区域且LOCOS隔离边缘成为p型区域。由于沉积在具有n型和p型区域的多晶硅上并具有约100nm的厚度的难熔金属硅化物110，栅电极111的薄层电阻被降低。在栅电极111的每一侧上源极区域112和漏极区域113被分别配置。
由于p型栅极和p型硅有源层的每一个的功函数之间的差异，在沟道区域中使用N型导电多晶硅以及在LOCOS隔离边缘处使用p型导电多晶硅能够降低NMOS的沟道区域中的阈值电压，并增加在LOCOS隔离边缘的阈值电压。结果，可以在NMOS晶体管的沟道区域中以低驱动电压驱动晶体管的同时抑制在LOCOS隔离边缘的寄生MOS晶体管的产生。
接下来，制造图1至4中示出的半导体器件的方法的实施例将参照图5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A和11B来描述。
例如，在如图5A所示的具有三层结构p型单晶硅半导体支撑衬底102、具有约50到400nm的膜厚度的掩埋绝缘膜103、和具有约50到200nm的厚度的p型硅有源层104的SOI衬底101上，如图5B所示的具有约100到500nm的膜厚度的场绝缘膜106通过LOCOS工艺形成。然后，在半导体衬底101的表面上，具有约5到30nm的膜厚度的氧化硅膜通过热氧化被形成作为栅绝缘膜106。在此之后，如图6A所示，用作MOS晶体管的栅电极的多晶硅层107被沉积且具有约200到400nm的厚度。
如图6B所示，多晶硅层107的表面使用光致抗蚀剂114来构图，且借助离子注入被部分地注入了n型杂质例如砷。该部分其后成为用于栅电极111的沟道区域的n型区域108。其剂量是5×1015cm-2。在此之后，如图7A所示，利用光致抗蚀剂114进行构图，且使用例如BF2的p型杂质部分地进行离子注入。该部分其后成为用于栅电极111的LOCOS隔离边缘的p型区域109。执行离子注入且其剂量为大约8×1015m-2。其后，半导体衬底101在约850℃的温度下经受热处理以扩散提供在栅电极111中的杂质。然后，如图7B所示，为了降低薄层电阻，难熔金属硅化物110被沉积且具有大约100nm的厚度，并且受到光致抗蚀剂的构图和刻蚀，由此形成具有n型区域108和p型区域109的栅电极111。在这种情况下，使用离子注入方法形成n型区域108和p型区域109，但可使用磷预沉积来形成n型区域以及可以使用硼预沉积来形成p型区域。当使用预沉积时，在利用氧化物膜作为硬掩模进行构图后执行预沉积以形成栅电极。可替换地，可使用预沉积形成n型区域，并且可使用离子注入形成p型区域。进一步可替换地，可使用预沉积形成p型区域，并且可使用离子注入形成n型区域。在这种情况下，首先进行预沉积，去除硬掩模，并且然后在整个表面上进行离子注入，由此可以抑制例如硼的渗透。
图8A、8B、9A和9B是均示出沿图1的线B-B′的半导体器件的截面图，并且图10A、10B、11A和11B是均示出沿图1的线C-C′的半导体器件的截面图。那些图还示出在图7A和7B中示出的工艺之后的工艺。如图8A、8B、9A、9B、10A、10B、11A和11B所示，在形成的栅电极111和场绝缘膜105用作掩模的情况下利用高浓度n型杂质例如砷来进行离子注入，以便由此形成源极区域112和漏极区域113。源极和漏极区域的每一个浓度通常为约5×1019cm-3到1×1021cm-3。在此之后，层间绝缘膜(未示出)沉积在其上以便使源极区域112和漏极区域113，和栅电极111彼此电连接。
图12示出本发明的第二实施例。图12A是使用SOI衬底101的n型MOS晶体管的平面图，以及图12B是沿图12A的线D-D′的n型MOS晶体管的截面图。如图12A所示，NMOS晶体管具有其中p+体接触区域115形成在源极区域112中的结构。
在这种情况下，多晶硅栅电极111具有其中通过杂质掺杂以与在第一实施例中相同的方式使沟道区域成为n型且LOCOS隔离边缘区域成为p型的结构。结果，可以抑制在LOCOS隔离边缘的寄生MOS晶体管的产生。另外，p+体接触区域115的形成由此能够固定衬底的电势并且抑制衬底浮动效应。
注意尽管在该实施例中描述了n型MOS晶体管，但可使用p型MOS晶体管来获得相似的结构。
权利要求
1.一种半导体器件，包括SOI半导体衬底，其包括半导体支撑衬底、形成在半导体支撑衬底上的掩埋绝缘膜、以及形成在掩埋绝缘膜上的硅有源层；以及第一导电类型MOS晶体管，其形成到硅有源层并具有栅电极，其中该MOS晶体管被通过LOCOS工艺具有在深度方向上到达掩埋绝缘膜的厚度的元件隔离绝缘膜包围；并且该MOS晶体管的栅电极包括相应于硅有源层的区域的第一导电类型多晶硅区域，其具有恒定厚度并将成为沟道；和相应于LOCOS隔离边缘的第二导电类型多晶硅区域，在其每一个中硅有源层的厚度减小。
2.根据权利要求1的半导体器件，其中MOS晶体管的栅电极具有层叠结构，其中具有第一导电区域和第二导电区域的多晶硅层与难熔金属硅化物层一起层叠。
3.根据权利要求1或2的半导体器件，其中MOS晶体管在第一导电源极区域中具有第二导电杂质扩散层。
4.一种制造包括形成在SOI衬底的硅有源层上的第一导电类型MOS晶体管的半导体器件的方法，包括通过热氧化形成具有到达掩埋绝缘膜的厚度的元件隔离绝缘膜以在硅有源层上方形成MOS晶体管；通过热氧化形成具有约5到30nm的厚度的栅绝缘膜；在栅绝缘膜上形成具有200到400nm的厚度的多晶硅层；在一部分多晶硅层中掺杂杂质以成为栅电极的第一杂质掺杂步骤，以便形成在硅有源层的区域上方的第一导电类型多晶硅区域，其具有恒定厚度并将成为沟道；以及在LOCOS隔离边缘上方的第二导电类型多晶硅区域，在其每一个中硅有源层的厚度减小；刻蚀多晶硅层以形成栅电极；通过利用光致抗蚀剂构图MOS晶体管的区域以成为源极和漏极来在硅有源层中部分地和选择性地掺杂第一导电类型杂质的第二杂质掺杂步骤；在SOI衬底上形成中间绝缘层；在SOI衬底上形成的中间绝缘层中形成接触孔；在接触孔中形成金属布线；以及形成保护膜。
5.根据权利要求4的制造半导体器件的方法，其中第一杂质掺杂步骤包括在将光致抗蚀剂施加到多晶硅层上并构图后借助离子注入以1×1018原子/cm3或更大的杂质浓度掺杂第一导电杂质来将多晶硅层的第一部分的导电性选择性地变成第一导电类型；以及在将光致抗蚀剂施加到多晶硅层上并构图后借助离子注入以1×1018原子/cm3或更大的杂质浓度掺杂第二导电杂质来将多晶硅层的第二部分的导电性选择性地变成第二导电类型。
6.根据权利要求4的制造半导体器件的方法，其中第一杂质掺杂步骤包括通过热处理形成具有约300到400nm的厚度的氧化物膜以形成硬掩模；利用光致抗蚀剂构图以刻蚀氧化物膜；通过以1×1018原子/cm3或更大的杂质浓度执行第一导电类型杂质和第二导电类型杂质中的一个的预沉积来选择性地将多晶硅层的第一部分的导电性变成第一导电类型和第二导电类型中的相应的一个；以及通过去除氧化物膜并借助离子注入以1×1018原子/cm3或更大的杂质浓度在整个区域上掺杂相反导电杂质来选择性地将多晶硅层的第二部分的导电性变成与多晶硅层的第一部分相反的导电类型。
7.根据权利要求4的制造半导体器件的方法，其中第一杂质掺杂步骤包括通过热处理形成具有约300到400nm的膜厚度的氧化物膜以形成硬掩模；利用光致抗蚀剂构图以刻蚀氧化物膜；通过以1×1018原子/cm3或更大的杂质浓度执行第一导电类型杂质和第二导电类型杂质中的一个的预沉积来选择性地将多晶硅层的第一部分的导电性变成第一导电类型和第二导电类型中的相应的一个；进一步通过热处理形成具有约300到400nm的膜厚度的氧化物膜以形成硬掩模；利用光致抗蚀剂构图以刻蚀氧化物膜；以及通过执行相反导电杂质的预沉积来选择性地将多晶硅层的第二部分的导电性变成与多晶硅层的第一部分相反的导电类型。
8.根据权利要求4的制造半导体器件的方法，进一步包括在掺杂第一导电类型杂质的第二杂质掺杂步骤后通过利用光致抗蚀剂构图来在源极区域中部分地和选择性地掺杂第二导电杂质。
9.一种制造包括形成在SOI衬底的硅有源层上的第一导电类型MOS晶体管的半导体器件的方法包括通过热氧化形成具有到达掩埋绝缘膜的厚度的元件隔离绝缘膜以在硅有源层上方形成MOS晶体管；通过热氧化形成具有约5到30nm的厚度的栅绝缘膜；在栅绝缘膜上形成具有200到400nm的厚度的多晶硅层；在一部分多晶硅层中掺杂杂质以成为栅电极的第一杂质掺杂步骤，以便形成在硅有源层的区域上方的第一导电类型多晶硅区域，其具有恒定厚度并将成为沟道；以及在LOCOS隔离边缘上方的第二导电类型多晶硅区域，在其每一个中硅有源层的厚度减小；在多晶硅层上形成具有500到2500的厚度的难熔金属硅化物；刻蚀多晶硅层和难熔硅化物以形成栅电极；通过利用光致抗蚀剂构图MOS晶体管的区域以成为源极和漏极来在硅有源层中部分地和选择性地掺杂第一导电类型杂质的第二杂质掺杂步骤；在SOI衬底上形成中间绝缘层；在SOI衬底上形成的中间绝缘层中形成接触孔；在接触孔中形成金属布线；以及形成保护膜。
10.根据权利要求9的制造半导体器件的方法，进一步包括在掺杂第一导电类型杂质的第二杂质掺杂步骤后，通过利用光致抗蚀剂构图在源极区域中部分地和选择性地掺杂第二导电杂质。
全文摘要
提供一种形成到SOI衬底的半导体器件，其包括其中抑制了寄生MOS晶体管的MOS晶体管。通过使用LOCOS工艺形成在SOI衬底上的半导体器件被构造使得将成为栅电极的多晶硅层的一部分包括相应于硅有源层的区域的第一导电类型多晶硅区域，其具有恒定厚度并将成为沟道；以及相应于LOCOS隔离边缘的第二导电类型多晶硅区域，在其每一个中硅有源层的厚度减小。
文档编号H01L21/336GK101017851SQ200710087950
公开日2007年8月15日 申请日期2007年2月7日 优先权日2006年2月7日
发明者吉野英生, 长谷川尚 申请人:精工电子有限公司