专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，并且更具体地，涉及一种用于防止由于对CMOS半导体器件的静电产生的损伤的半导体器件。
背景技术：
迄今，在CMOS半导体器件中，作为静电放电(下文称作“ESD”)保护元件，在许多情况下使用具有常规漏极结构的NMOS晶体管，其中栅电极被保持为衬底电位，如图3所示。这种晶体管的工作原理是该晶体管的表面击穿，其发生在CMOS半导体器件的最大工作电压与在标准NMOS晶体管中不导致击穿的电压之间的电压范围内发生，引发漏极103b和P型衬底101之间的电流流动以增加衬底101的电位，在用作发射极的源极103a和用作基极的P型衬底之间引起正向偏置电压，其开启NPN双极作用来释放施加的巨大电力。另外，调整作为NMOS晶体管的沟道长度的长度L能够将在NPN双极作用时的保持电压容易地设置为等于或高于该半导体器件的最大工作电压。在完成全部电荷的释放后，该半导体器件可以返回至稳定状态。在漏极侧上提供的N+层的结构，其中在NMOS晶体管击穿时最可能产生热，是用于决定ESD保护元件的电流电阻(热阻)的重要因素。磷通常用作N+扩散层的杂质，利用其可以获得用于扩散产生的热的结构，即较深和均匀的轮廓(参见JP 2001-144191A和JP 2002-524878 A)。
然而，随着半导体器件小型化和使用半导体器件的电子器件的小型化的进步，已经促进了CMOS半导体器件的电压和栅氧化物膜的厚度的减小，产生的问题在于，在使用具有常规漏极结构的NMOS晶体管的常规静电保护电路中，在发生表面击穿以前，电压影响栅氧化物膜击穿，或者在静电保护电路工作之前，影响由于静电引起的CMOS半导体器件损伤。
发明内容
本发明的目的是提供一种可以以低成本在小占用面积的情况下任意地将工作电压(触发电压)和保持电压设置在低电平的静电保护元件，这在使用具有常规漏极结构的NMOS晶体管的常规静电保护电路中还没有被实现。
为了达到上述目的，根据本发明的半导体器件采用如下方法。
(1)提供一种半导体器件，其包括形成在P型半导体衬底上的P型阱区；形成在该P型阱区上的场氧化物膜；通过栅氧化物膜形成在该P型阱区上的栅电极；由该场氧化物膜和该栅电极包围的N型源区和漏区；P型区，其局部地形成在该N型源区和漏区之间，并具有比P型阱区的浓度高的浓度；用于使该栅电极、该N型源区和漏区、以及形成在其上层上的布线电绝缘的层间介电膜；和用于使该布线、该栅电极、和该N型源区和漏区彼此电连接的接触孔。
(2)提供一种半导体器件，其中该P型区形成在N型源区和漏区之间的整个区域上。
(3)提供一种半导体器件，其中在形成在该N型源区和漏区之间的该P型区中引入的杂质的浓度被设置为1E16至1E20原子/cm3。
(4)提供一种半导体器件，其中在该N型源区和漏区中引入的杂质为磷。
(5)提供一种半导体器件，其中该N型源区和漏区具有双扩散结构，在该双扩散结构中引入磷和砷的杂质。
根据本发明，在使用具有常规漏极结构的NMOS晶体管的静电保护电路中引入P型杂质，从而可以获得能够容易地将保持电压和触发电压设置在低电平的元件，这在使用具有常规漏极结构的NMOS晶体管的常规静电保护电路中还没有被实现。因此，可以获得能够保护其中电压被减小的CMOS晶体管不受ESD影响的ESD保护电路，从而在多个集成电路中获得显著效果。
在附图中图1为显示根据本发明的第一实施例的半导体器件的常规NMOS晶体管的ESD保护元件的截面示意图；图2为显示根据本发明的第二实施例的半导体器件的常规NMOS晶体管的ESD保护元件的截面示意图；和图3为常规磷扩散的常规NMOS截止晶体管的ESD保护元件的截面图。
具体实施例方式
下文中，将参考附图描述本发明的优选实施例。
(第一实施例)图1为根据本发明的第一实施例的半导体器件的具有常规漏极结构的NMOS晶体管的截面示意图。
该NMOS晶体管包括形成在P型硅半导体衬底101上的P型阱区102、形成在该P型阱区102上的栅氧化物膜106和多晶硅栅电极105、局部地形成在N型源极扩散层103a和N型漏极扩散层103b之间的具有高浓度的P型扩散层104，所述N型源极扩散层103a和N型漏极扩散层103b形成在位于该栅电极的两端处的硅衬底的表面上并具有高浓度、和P型扩散层107，其被提供以便获取P型阱区102的电位并具有高浓度。N型漏极扩散层103b通过布线连接至输入/输出端，并且N型源极扩散层103a、被提供以获取P型阱区102的电位的P型扩散层107、以及多晶硅栅电极105被连接到作为参考电位的VSS布线。另外，形成层间介电膜(未示出)，其中累积被提供用于使布线、栅电极、和N型源极和漏极扩散层电连接的接触孔(未示出)。场氧化物膜108和沟道停止区109形成在元件之间用于元件的隔离。注意，不一定使用半导体衬底。可替换地，N型硅半导体衬底可以用于形成该NMOS晶体管。
当正电荷进入输入/输出端时，形成在N型漏极扩散层103b和N型源极扩散层103a之间的P型扩散层104的N+P二极管击穿，其产生触发电压。然后，引起电流流入P型阱区102，并且开启包括N型漏极扩散层、P型阱层、和N型源极扩散层的NPN晶体管的双极操作，从而可以快速地释放电荷。通过改变N型漏极扩散层和P型扩散层的每一个的浓度，可以容易地在最大额定值或更大将触发电压设置为栅氧化物膜击穿电压或更小。为了形成P型扩散层，以1×1012至1×1016原子/cm2的剂量注入BF2离子或硼离子。当该量被转换成浓度时，得到大约1×1016至1×1020原子/cm3的浓度。另外，在N型源极扩散层和N型漏极扩散层之间形成P型扩散层，由此可以抑制穿通并减小长度L。
此外，如图1所示，N型源极扩散层103a和直接形成在栅电极下面的P型扩散层104之间的距离(D1)被改变，从而可以容易地将在NPN晶体管的双极操作时的保持电压设定为任意值。而且，通过改变P型扩散层的浓度，可以容易地将保持电压设定为任意值。
由于N型漏极扩散层，其中在N+P二极管击穿时最有可能产生热，获得深且均匀的浓度轮廓所用的磷用于扩散热产生。因此，可以改善ESD保护元件的热阻。此外，可以采用双扩散层，其中当形成N型源极和漏极扩散层时，磷和砷用作被引入到N型源极和漏极扩散层中的杂质。通过注入砷，可以容易地减小N+P二极管的破坏压力。
此外，栅电极被用线连接至参考电位VSS，从而可以抑制漏电流。注意不一定提供栅电极。
(第二实施例)图2为显示根据本发明的第二实施例的半导体器件的具有常规漏极结构的NMOS晶体管的截面示意图。
如图2所示，P型扩散层可以形成在直接提供在N型源极和漏极扩散层之间的栅极下面的整个区域上。
权利要求
1.一种半导体器件，包括半导体衬底；设置在该半导体衬底中的P型阱区；设置在该P型阱区上并包围有源元件区的场氧化物膜；在设置在有源元件区上的栅氧化物膜上设置的栅电极；被该场氧化物膜和该栅电极包围的N型源区和漏区；P型区，其被使得与该N型漏区接触、形成在N型源区和漏区之间、并具有比P型阱区的浓度高的浓度；电介质夹层，用于使N型源区和漏区与形成在栅电极上的布线层电绝缘；以及接触孔，其被提供在电介质夹层中以将栅电极以及N型源区和漏区电连接至布线层。
2.如权利要求1所述的半导体器件，其中该半导体衬底具有N型和P型之一的导电性。
3.如权利要求1所述的半导体器件，其中该P型区形成在N型源区和漏区之间的整个区域上。
4.如权利要求1所述的半导体器件，其中该P型区形成在N型源区和漏区之间的整个区域上。
5.如权利要求1所述的半导体器件，其中在该P型区中引入的杂质的浓度为1×1016至1×1020原子/cm3。
6.如权利要求1所述的半导体器件，其中在N型源区和漏区中引入的杂质为磷。
7.如权利要求1所述的半导体器件，其中N型源区和漏区具有双扩散结构，在该双扩散结构中引入磷和砷的杂质。
全文摘要
提供一种半导体器件，其能够通过在用作该半导体器件的静电保护元件的具有常规漏极结构的NMOS晶体管的N型源极和漏极扩散层之间局部地形成P型扩散层，来容易地设定保持电压和低触发电压。
文档编号H01L23/60GK101017822SQ20071008795
公开日2007年8月15日 申请日期2007年2月8日 优先权日2006年2月8日
发明者海老原美香, 理崎智光 申请人:精工电子有限公司