半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]将2013年12月18日提交的日本专利申请N0.2013-261419的公开内容(包括说明书，附图以及摘要)整体并入本文作为参考。
技术领域
[0003]本发明涉及一种半导体器件技术，且特别涉及一种如果应用于在封装中安装有半导体芯片的半导体器件而有效的技术。
【背景技术】
[0004]在日本未审专利申请公布N0.2007-227537(专利文献I)中已经描述了一种技术，其将在不同工艺中形成的存储器单元和控制器单元彼此分离，并在分离的芯片中形成它们，且通过层叠结构的多芯片封装(MCP)技术将它们集成在一个半导体器件中。
[0005]此外，日本未审专利公布N0.2010-62328(专利文献2)中已经描述了具有三维层叠或堆叠型MCP等的半导体芯片的所谓的CoC(芯片上芯片)半导体器件。在专利文献2中，在平面图中小于固定至晶片焊盘或薄膜状基板的第一半导体芯片的第二半导体芯片在它们彼此相对的状态下与第一半导体芯片电连接。而且，在专利文献2中，用于执行第二半导体芯片和半导体器件外部之间的信号传输的信号端子部形成在位于第二半导体芯片的侧面位置处的第一半导体芯片上。
[0006][现有技术文献]
[0007][专利文献]
[0008][专利文献I]日本未审专利申请公布N0.2007-227537
[0009][专利文献2]日本未审专利申请公布N0.2010-62328
【发明内容】
[0010]产生的问题是电流会渗漏通过绝缘的位置或路径，且其最初不应在半导体器件的各个电子电路(以下也简称为“电路”)上流动，即产生漏电流。这种漏电流在半导体器件工作时随周围温度(环境温度)的上升而增大。此外，当产生漏电流(增大)时，由半导体芯片本身产生的热量也增大。随后，半导体器件的温度持续上升，因此导致半导体器件不能正常工作的风险。
[0011]本申请的发明人已经预计随着在半导体器件的制造时的工艺规则的微型化，例如从90nm降至65nm, 40nm以及28nm，上述漏电流会进一步增大，且半导体器件的温度会持续的进一步升尚。
[0012]而且，根据本申请发明人的调查，发明人已经发现导致上述问题的因素在于以下要点。
[0013]具有中央处理单元(CPU)的一个半导体芯片，包括上述CPU在内，由多个诸如逻辑RAM控制器，诸如RAM和闪速存储器等的存储器，CAN模块，外部接口电路以及电源控制器等的电路形成。
[0014]此外，为了实现半导体器件的高集成度，增速或低功耗等，至少上述电路的CPU需要根据相对精细(小)的工艺规则，即高端工艺(先进工艺)进行制造。但是，除上述电路中的CPU之外，还存在可根据比高端工艺中的工艺规则不精细(较粗糙)的工艺，即通过低端工艺(传统工艺)制造的电路。
[0015]但是难以通过工艺规则彼此不同的多个制造工艺制造一个半导体芯片。
[0016]因此考虑除上述电路中的CPU之外并能通过所谓的低端工艺制造的电路根据与CPU的制造时，即高端工艺相同的工艺制造。
[0017]但是，如上所述，本申请的发明人已经发现通过高端工艺制造半导体芯片中包括的所有电路作为解决难于通过彼此不同的多个制造工艺制造电路的措施是导致漏电流的上述问题的一个因素。
[0018]本说明书的说明和附图将使其他目的和新颖的特征变得显而易见。
[0019]根据一个实施例的半导体器件具有安装在基材上的第一半导体芯片和第二半导体芯片。基材和第一半导体芯片通过第一导电构件电连接。第一半导体芯片和第二半导体芯片通过第二导电构件电连接。第一半导体芯片包括第一外围电路，电源控制器，温度传感器和第一 RAM。第二半导体芯片包括CPU，第二外围电路以及第二 RAM。第一外围电路和第一 RAM分别根据第一工艺规则制造。CPU，第二外围电路和第二 RAM分别根据比第一工艺规则更精细的第二工艺规则制造。
[0020]此外，根据另一实施例的半导体器件具有安装在基材上的第一半导体芯片和第二半导体芯片。基材和第一半导体芯片通过第一导电构件电连接。第一半导体芯片和第二半导体芯片通过第二导电构件电连接。第一半导体芯片包括第一外围电路，电源控制器，温度传感器和第一 RAM。第二半导体芯片包括CPU，第二外围电路和第二 RAM。第一半导体芯片的布线层中的第一最小布线间隔大于第二半导体芯片的布线层中的第二最小布线间隔。
[0021]根据一个实施例，能实现半导体器件的高集成度，增速或低功耗。
【附图说明】
[0022]图1是实施例1的半导体器件的透视图；
[0023]图2是实施例1的半导体器件的底部示意图；
[0024]图3是实施例1的半导体器件的透视平面图；
[0025]图4是实施例1的半导体器件的截面图；
[0026]图5是说明实施例1的半导体器件的电路构造示例的框图；
[0027]图6是代表性地示出实施例1的半导体器件中的电路布置的透视图；
[0028]图7是具备实施例1的半导体器件和存储器装置的系统的透视平面图；
[0029]图8是具备实施例1的半导体器件和存储器装置的截面图；
[0030]图9是示出实施例1的半导体器件的外围电路芯片中的布线层的结构示例的截面图；
[0031]图10是说明实施例1的半导体器件的逻辑芯片中的布线层的结构示例的截面图；
[0032]图11是说明实施例1的半导体器件的外围电路芯片中的MISFET的结构示例的截面图；
[0033]图12是示出实施例1的半导体器件的逻辑芯片中的MISFET的结构示例的截面图；
[0034]图13是示出通过仿真比较例中的半导体芯片的工作时间和温度之间的关系而获得的结果的曲线图；
[0035]图14是说明在比较例中执行电源关闭并伴随半导体芯片的温度上升的半导体芯片的工作时间和温度之间关系的曲线图；
[0036]图15是示出实施例1的半导体器件的制造工艺的一部分的制造工艺流程图；
[0037]图16是示出实施例1的半导体器件的制造步骤的平面图；
[0038]图17是示出实施例1的半导体器件的制造步骤的截面图；
[0039]图18是示出实施例1的半导体器件的制造步骤的平面图；
[0040]图19是示出实施例1的半导体器件的制造步骤的截面图；
[0041]图20是示出实施例1的半导体器件的制造步骤的平面图；
[0042]图21是示出实施例1的半导体器件的制造步骤的截面图；
[0043]图22是示出实施例1的半导体器件的制造步骤的截面图；
[0044]图23是示出实施例1的半导体器件的制造步骤的截面图；
[0045]图24是示出实施例1的半导体器件的制造步骤的截面图；
[0046]图25是示出实施例1的半导体器件的制造步骤的截面图；
[0047]图26是示出实施例1的半导体器件的制造步骤的截面图；
[0048]图27是示出实施例1的半导体器件的制造步骤的截面图；
[0049]图28是示出实施例1的半导体器件的制造步骤的截面图；
[0050]图29是实施例2的半导体器件的平面图；
[0051]图30是实施例2的半导体器件的截面图；
[0052]图31是实施例3的半导体器件的平面图；
[0053]图32是实施例3的半导体器件的截面图；
[0054]图33是实施例4的半导体器件的平面图；
[0055]图34是实施例4的半导体器件的截面图；
[0056]图35是示出实施例4的半导体器件的另一示例的结构的截面图；
[0057]图36是变形例2的半导体器件的透视平面图；
[0058]图37是变形例2的半导体器件的截面图；以及
[0059]图38是变形例3的半导体器件的透视平面图。
【具体实施方式】
[0060](本申请中的说明方式，基本术语和用途的说明)
[0061]在本申请中，如果必要，为了方便起见，以下各个实施例将通过分成多个部分等进行说明。但是，除非特别明确示出，否则它们不彼此无关。不管说明之前和之后，单一示例的各个部分，其中一个是另一个或一个变形或其他的某些或所有的部分细节。此外，对于常规来说，将省略相同部分的重复说明。除非特别明确示出，否则实施例中相应部件不是必需的，除部件数量被理论上限制且除非从上下文显而易见的情况之外。
[0062]类似地，当材料，组分等在各个实施例等的说明中涉及时，除非特别明确示出且除非从上下文显然排除另一部件之外，否则“X包括A”等的表述不排除包括除A之外的部件。例如，如果表述涉及部件，则其是指“X包括A作为主要成分”等。毋容质疑的是，例如，“硅构件”等不限于纯硅，而是可包括由包含SiGe合金或作为主要成分的另一类型的硅以及其他添加剂等的多组分合金制成的构件。此外，除非另外说明，特别除明确指出之外，否则金镀层，Cu层，镍镀层等不仅包括纯的构件而分别还包括金，Cu，镍等作为主要成分的构件。
[0063]此外，即使在涉及特定数值或量时，除非特别明确示出且理论上限于特定数值，且除非从上下文明确说明之外，否则其可以是超过特定数值的数值或小于特定数值的数值。
[0064]在实施例的相应附图中，相同或相似的部分由相同或相似的符号或参考数字表示，且原则上将不再赘述其说明。
[0065]此外，在附图中，当它们变得复杂或借助空白的区分是清晰的时，存在即使在截面图中也能省略阴影等的情况。在这方面，如果从说明等中显而易见，例如，背景轮廓即使在平面中封闭的孔的情况下也可省略。而且，即使没有截面图，阴影或点图案也可适用于清楚示出非空白或清楚指示区域的边界。
[0066]而且，在以下实施例中，当范围指示为A至B时，除非明确说明，否则其旨在指示A以上且B以下。
[0067]在将在下文说明的实施例中，对于SiP(封装内系统)型半导体器件的示例来说，将说明装备在具有一个半导体芯片的封装中的半导体封装可分成多个半导体芯片。
[0068](实施例1)
[0069]<半导体器件>
[0070]首先采用图1至4说明本实施例1的半导体器件(半导体封装)I的外形结构。图1是实施例1的半导体器件的透视图。图2是实施例1的半导体器件的底部示意图。图3是实施例1的半导体器件的透视平面图。图3示出在密封体的移除状态中的布线基板上的半导体器件的内部结构。图4是实施例1的半导体器件的截面图。图4是沿图3的线A-A截取的截面图。此外，虽然图1至4中所示的端子的数量减少以便于更容易观察，但是端子(键合引脚2f，焊接区2g，焊球6以及表面电极3ap以及4ap等)的数量不限于图1至4中所示的形式。
[0071]本实施例1的半导体器件(半导体封装)I具备布线基板(基材)2，安装在布线基板2上的外围电路芯片(半导体芯片)3以及逻辑芯片(半导体芯片)4两者，以及密封外围电路芯片3和逻辑芯片4的密封体(密封构件，树脂)5。
[0072]如图4中所示，布线基板(基材)2具有外围电路芯片3安装在其上的上表面(表面，主表面，芯片安装表面)2a，与上表面2a相反的下表面(表面，主表面，安装表面)2b，以及设置在上表面2a和下表面2b之间的侧表面2c。如图2和3中所示，布线基板2具有平面图中的正方形的外部形状。在图2和3中所示的示例中，对于布线基板2的平面尺寸来说(平面图中的尺寸，上表面2a和下表面2b的尺寸，外形尺寸)来说，例如，一侧的长度约为14mm。布线基板2具有平面图中的正方形形状。此外，布线板2的厚度(高度)，即从图4中所示的上表面2a至下表面2b的距离例如约为0.3mm至0.5mm。
[0073]此外，在本申请的说明书中，术语“平面图中”是指从垂直于布线板2的上表面2a或其下表面2b，外围电路芯片3的表面3a或其背表面3b，或逻辑芯片4的表面4a或其背表面4b的方向观察布线基板2。
[0074]布线基板2是用于将安装在上表面2a —侧上的外围电路芯片3和逻辑芯片4与未说明的安装基板彼此电连接的内插器，且具有将上表面2a—侧和下表面2b —侧彼此电连接的多个布线层(图4中所示的示例中为四个层)。各个布线层都包括多个布线2d和分别绝缘布线2d和相邻布线层之间的绝缘层2e。这里，本实施例1的布线基板2具有三个绝缘层2e，其中中央绝缘层2e是核心层(核心材料)。但是可采用不具有绝缘层2e的所谓的无核心基板作为核心。此外，布线2d包括形成在绝缘层2e的上或下表面上的布线2dl，以及作为层间导电路径的通孔布线2d2，其形成为在其厚度方向上穿过绝缘层2e。
[0075]此外，用作与外围电路芯片3电连接的端子的多个键合引脚(端子，芯片安装表面侧端子，电极)2f形成在布线基板2的上表面2a中。键合引脚2f是通过引线7电连接形成在外围电路芯片3的表面3a上的表面电极(端子，电极焊盘，键合焊盘)3ap的相应的端子。另一方面，多个焊接区2g形成在布线基板2的下表面2b中。用作用于与未说明的安装基板电连接的端子的多个焊球6，即半导体器件I的外部连接端子分别键合至焊接区2g。键合引脚2f和焊接区2g分别通过引线2d彼此电连接。此外，因为与键合引脚2f和焊接区2g连接的布线2d与键合引脚2f和焊接区2g整体形成，因此键合引脚2f和焊接区2g示出为图4中的布线2d的一部分。
[0076]布线基板2的上表面2a连同键合引脚2f在内都由绝缘膜(阻焊膜)2h覆盖。开口形成在绝缘膜2h中。至少一些焊盘引脚2f(键合至外围电路芯片3的部分，键合区)在开口处从绝缘膜2h暴露出。此外，布线基板2的下表面2b包括焊接区2g在内由绝缘膜(阻焊膜)2k覆盖。开口形成在绝缘膜2k中。至少一些焊接区2g(键合至焊球6的部分)在开口处从绝缘膜2k暴露。
[0077]此外，如图4中所示，分别在布线基板2的下表面2b处键合至焊接区2g的焊球(外部端子，电极，外部电极)6如图2中所示排列成矩阵状态(阵列形式，矩阵形式)。虽然图2中未示出，但是键合焊球6的焊接区2g(参考图4)也排列成矩阵状态(阵列形式，矩阵形式)。因此，其中以矩阵形式排列在布线基板2的安装表面侧上的外部端子(焊球6，焊接区2g)的半导体器件也称为区域阵列型半导体器件。区域阵列型半导体器件是优选的，因为布线基板2的安装表面(下表面2b)侧可有效用作用于外部端子的设置间隔，所以即使外部端子数量增加，半导体器件的安装面积的增大也可得以抑制。即，其中外部端子数量增加的、具有高功能性且高集成度的半导体器件可借助间隔节约方式安装。
[0078]半导体器件I具备安装在布线基板2上作为多个半导体芯片的外围电路芯片3和逻辑芯片4。在图4中所示的示例中，外围电路芯片3安装在布线基板2上，且逻辑芯片4安装在外围电路芯片3上。逻辑芯片4通过外围电路芯片3与布线基板2电连接。此外，如将利用图9至12在下文说明的，诸如MISFET (金属绝缘体半导体场效应晶体管)的多个半导体元件等形成在外围电路芯片3和逻辑芯片4中。
[0079]外围电路芯片3具有表面(主表面，上表面)3a，与表面3a相反的背表面(主表面，下表面)3b以及位于表面3a和背表面3b之间的侧表面3c。如图3中所示，外围电路芯片3在平面图中具有正方形的外部形状。此外，外围电路芯片3具有形成在表面3a上的表面电极(端子，电极焊盘，键合焊盘)3ap。此外，在外围电路芯片3的表面电极3ap上，与布线基板2的键合引脚2f电连接的那些作为表面电极(用于基材的电极焊盘)3apl，且与逻辑芯片4的表面电极(端子，电极焊盘，键合焊盘)4ap电连接的那些作为表面电极(用于芯片的电极焊盘)3ap2。
[0080]逻辑芯片4具有表面(主表面，上表面)4a，与表面4a相反的背表面(主表面，下表面)4b以及位于表面4a和背表面4b之间的侧表面4c。如图3中所示，逻辑芯片4在平面图中具有正方形外部形状。此外，逻辑芯片4具有形成在表面4a上的表面电极(端子，电极焊盘，键合焊盘)4ap。
[0081]如利用图5将在下文说明的，诸如CAN(控制器区域网络)模块PRl的外围电路，诸如SRAM (静态随机存取存储器)的存储器MMl，电源控制器PCl以及热敏二极管(温度传感器)TSl形成在外围电路芯片(半导体芯片)3中。即，外围电路芯片3是形成有外围电路的半导体芯片。
[0082]此外，CPU (中央处理单元)电路I3Ul，诸如逻辑RAM控制器PR3的外围电路，以及诸如SRAM的存储器MM3形成在逻辑芯片(半导体芯片)4中。即，逻辑芯片4是形成有作为逻辑电路，即作为逻辑电路的中央处理单元的CPU的半导体芯片。
[0083]外围电路芯片3中包括的相应电路形成在外围电路芯片3的表面3a—侧上。具体来说，如利用图9和11将在下文提及的，外围电路3具备例如由硅(Si)组成的半导体基板30S(参考图9将在下文说明)。例如，诸如MISFET的多个半导体元件(参考图9将在下文说明)形成在半导体基板30S的主表面(元件形成表面)30p上(参考图9将在下文说明)。其中层叠多个布线以及在布线之间进行绝缘的绝缘膜的布线层3as形成在半导体基板30S的主表面(表面3a —侧)上。布线层3as在图4中不出。布线层3as的布线分别与构成各个电路的半导体元件电连接。形成在外围电路芯片3的表面3a(参考图4)上的多个表面电极3ap通过提供在半导体基板30S和表面3a之间的布线层3as与它们相应的半导体元件电连接，从而构成各个电路的一部分。
[0084]逻辑芯片4中包括的相应电路形成在逻辑芯片4的表面4a —侧上。具体来说，如将利用图10和12在下文提及的，逻辑芯片4例如具备由硅(Si)组成的半导体基板40S(参考图10将在下文说明)。例如，诸如MISFET的多个半导体元件(参考图10将在下文说明)形成在半导体基板40S的主表面(元件形成表面)40p(参考图10将在下文说明)上。其中层叠多个布线和在布线之间进行绝缘的绝缘膜的布线层4as形成在半导体基板40S的主表面(表面4a—侧)上。布线层4as在图4中不出。布线层4as的布线分别与构成各个电路的半导体元件电连接。形成在逻辑芯片4的表面4a(参考图4)上的多个表面电极4ap通过提供在半导体基板40S和表面4a之间的布线层4as与它们相应的半导体元件电连接，从而构成各个电路的一部分。
[0085]外围电路芯片3安装在布线基板2上，使得外围电路芯片3的背表面3b与布线基板2的上表面2a相对。外围电路芯片3安装在布线基板2的上表面2a的对应其的芯片安装区(芯片安装部)2pl上，该区域是安装外围电路芯片3的预定区域。外围电路芯片3和布线基板2通过引线(导电构件)7连接。具体来说，外围电路芯片3的表面电极(用于基材的电极焊盘)3apl以及布线基板2的键合引脚2f通过引线7彼此电连接。因此，外围电路芯片3的背表面3b和布线基板2的上表面2a通过晶片键合材料(粘合材料)8而彼此键合。
[0086]逻辑芯片4安装在外围电路芯片3上，使得逻辑芯片4的表面4a与外围电路芯片3的表面3a相对。逻辑芯片4安装在外围电路芯片3的表面3a的相应其的芯片安装区(芯片安装部)3pl上，该安装区是安装逻辑芯片4的预定区域。逻辑芯片4和外围电路芯片3倒装键合。具体来说，例如如下所示，外围电路芯片3的表面电极(端子，电极焊盘，键合焊盘)3ap2和逻辑芯片4的表面电极(端子，电极焊盘，键合焊盘)4ap通过倒装键合连接。
[0087]在逻辑芯片4的表面电极4ap和外围电路芯片3的表面电极3ap2之间的接合部分处，例如，其表面电极4ap和其表面电极3ap2通过作为主要由铜(Cu)组成，每个由形成为柱状(例如圆柱状)的金属构件的凸起电极(导电构件，柱状电极，凸块)9分别电连接。例如，镍(Ni)膜和焊料(例如SnAg)膜层叠在形成在逻辑芯片4的表面电极4ap上的凸起电极9的端部上，且在其端部的焊料膜键合至外围电路芯片3的表面电极3ap2，由此能电连接逻辑芯片4的表面电极4ap和外围电路芯片3的表面电极3ap2。但是在满足电学特性要求或满足键合强度要求的范围内，可应用各种变形以作为构成形成在凸起电极9的端部的键合材料。
[0088]在本实施例1中，一个半导体芯片已经分成形成有CPU的逻辑芯片4以及形成有外围电路的外围电路芯片3。因为需要通过大量布线在CPU和外围电路之间进行电连接，电连接逻辑芯片4和外围电路芯片3的表面电极4ap的数量大于在现有技术中层叠多个半导体芯片的半导体芯片之间电连接的表面电极的数量。具体来说，表面电极4ap例如可以下述方式在平面图中排列。
[0089]例如，逻辑芯片4具有一侧长度为1.22mm的正方形形状。在平面图中的纵向和横向上以矩阵状态(阵列形式，矩阵形式)排列的表面电极4ap形成在表