半导体器件和相关方法
【技术领域】
[0001]本发明涉及半导体器件和用于准备半导体器件的相关方法。具体地而非排除地，本发明涉及包括垂直器件的半导体器件，所述垂直器件的顶部侧接触通过隔离沟槽与互补金属氧化物半导体晶体管分离。
【背景技术】
[0002]很多产品要求在不同电压下操作的多个CMOS电路和功率器件。有时这些多个电路之间的电压差别会很大。因此，为了防止对于电子电路的损坏或者防止电子电路的不安全操作，可能要求高压隔离。使用标准CMOS工艺制造的电路可能不提供高压隔离，因此如果要求实质上的隔离，则可能要求引入特殊工艺，所述特殊工艺合并了使用绝缘体上硅(SOI)衬底的隔离或通过生长用于结隔离的专用掩埋外延层。这些工艺和衬底的单位晶片面积成本很高，隔离区占据的面积很大，并且这些工艺要求很长的开发时间。因此，在目前的CMOS制造工艺技术继续发展的很长一段时间，它们通常是不可用的。例如，这可以导致使用比当前最先进的CMOS工艺技术还要晚5至10年的制造工艺来制造高压CMOS晶体管。
[0003]—些现有技术的CMOS/功率器件集成工艺的缺点之一是使用横向器件,如横向扩散金属氧化物半导体(LDMOS)和结型场效应晶体管(JFET)，并且根据这些器件的击穿电压(BV)，它们通常要求相当大的硅面积。
[0004]在分立组件的分离领域中，已知并使用很多种垂直器件，即具有垂直结构的半导体器件。例如，可以将晶体管和二极管实现为分立的垂直器件。在常规垂直晶体管中，漏极源极电流实质垂直于器件衬底的接触面和背面流动，这和横向晶体管中平行于衬底相反。
[0005]由于垂直晶体管具有较低的特征导通电阻，其相比如设置在SOI和结型隔离晶片上的横向晶体管具有优点。例如，由于更有效地利用了硅的垂直空间，垂直双扩散金属氧化物半导体(VDMOS)晶体管能够提供更低的击穿固有导通电阻。使用消除VDMOS中JFET区电阻的沟槽金属氧化物半导体(TrenchMOS，也称为UM0S)晶体管，还可能得到更低的特征导通电阻。因此，垂直器件更多地用于分立功率器件。
[0006]相比横向器件，垂直器件的缺点是要求在其衬底两侧与横向器件连接。因而，封装设计和制造实质上更加困难，因而成本也更高。此外，在将垂直器件与已有技术SOI和结型隔离晶片集成时会有实质的困难。
【发明内容】
[0007]根据本发明第一方面，提供一种半导体器件，包括:
[0008]衬底，具有相距总距离的接触面和背面；
[0009]垂直器件，在衬底中形成并在接触面上具有第一和第二端子；
[0010]隔离沟槽，在接触面和背面之间延伸穿过衬底所述总距离，以电学地隔离垂直器件；
[0011]端子分离沟槽，从接触面延伸入衬底并布置为将垂直器件的第一和第二端子分离，并限定第一和第二端子之间的导电路径。
[0012]本发明将通常只在横向器件中才有的处理简便性与垂直器件的优点相结合。gp，全部衬底厚度都能够用于电流横向导通，提供了较低的导通电阻。然而，经由端子分离沟槽限定的导电路径将通常设置在垂直器件背面的第二端子带到接触面。将第一和第二端子都设置在接触表面上，其实现了与垂直器件的简化连接。
[0013]隔离沟槽的设置允许将高压垂直器件和低或中压器件集成在单个晶片上。可以使用更廉价的衬底材料，因为这对在绝缘体上硅晶片上制造的半导体器件来说并不重要。
[0014]半导体器件可以包括在隔离沟槽相对垂直器件的相对一侧上的第二器件。第二器件可以包括横向晶体管或垂直晶体管。横向晶体管可以是LDMOS晶体管或JFET。第二器件可以是CMOS器件。隔离沟槽可以将垂直器件与第二器件电学地隔离。
[0015]隔离沟槽可以是第一隔离沟槽。半导体器件可以包括第二隔离沟槽。隔离沟槽可以在接触面和背面之间延伸总距离穿过衬底，以电学地隔离垂直器件。可以在垂直器件的相对侧面上提供第一和第二隔离沟槽。备选地，隔离沟槽可以是连续的并设置在垂直器件的相对侧面上。可以认为该隔离沟槽形成硅岛。可以在硅岛上设置垂直器件。不受到隔离沟槽约束的垂直器件的任意侧边/边缘可能需要用于处理高压的边缘端接。边缘端接会耗费衬底的面积。因此，在很多情形中产生硅岛是有利的。
[0016]垂直器件可以包括垂直晶体管或垂直二极管。垂直晶体管可以是VDMOS或沟槽MOS晶体管。垂直晶体管可以包括栅极端子。第一端子可以是源极端子。第二端子可以是漏极端子。备选地，第一和第二端子中每一个可以提供垂直二极管的阳极和阴极。
[0017]可以在背面上设置电绝缘导热材料，如氮化铝或氧化铝。电绝缘导热材料可以允许半导体器件相互堆叠。即，例如在衬底背面粘连或焊接至热沉时，电绝缘导热材料允许热量容易从半导体器件散出。
[0018]隔离沟槽和/或端子分离沟槽可以包括电介质材料。
[0019]导电路径可以至少部分地由设置在衬底内的金属材料限定。金属材料可以是金属或合金。导电路径可以至少部分地由衬底掺杂区限定。
[0020]根据本发明第二方面，提供一种制造半导体器件的方法，包括:
[0021]接收衬底，所述衬底具有与在所述衬底中形成的垂直器件的接触面并具有位于接触面上的第一端子；
[0022]形成隔离沟槽，所述隔离沟槽穿过衬底延伸第一距离以电学地隔离所述垂直器件；以及
[0023]形成端子分离沟槽，所述端子分离沟槽从接触面延伸入衬底，所述端子分离沟槽布置为在接触表面上限定垂直器件的第二端子并限定第一和第二端子之间的导电路径。
[0024]所述隔离沟槽是第一隔离沟槽，并且所述方法包括:在所述垂直器件的相对第一隔离沟槽的相对一侧形成第二隔离沟槽，第二隔离沟槽可以配置为与晶体管电学地隔离。
[0025]所述衬底具有与接触面相距总距离的背面。形成所述隔离沟槽可以包括从背面去除衬底材料。形成所述隔离沟槽可以包括从接触面去除衬底材料。在从背面去除衬底材料后，可以从接触面去除衬底材料。
[0026]所述方法可以包括将衬底的厚度从初始厚度减小为最终产品的厚度，以形成与接触面相对的背面。在相同工艺步骤期间形成隔离沟槽和端子分离沟槽。
[0027]所述方法可以包括在背面提供电绝缘导热材料。
[0028]所述方法可以包括在连接面上设置支撑结构。所述第一距离可以是连接面和背面之间的总距离。
[0029]所述方法还可以包括在接触面上设置掩模层以限定端子分离沟槽或隔离沟槽。所述方法还可以包括在背面上设置掩模层以限定隔离沟槽。
[0030]所述方法还可以包括用电介质材料填充隔离沟槽和/或端子分离沟槽。
[0031]接收的衬底还可以具有靠近第一端子形成的用于设置第二接触的氧化物柱塞。所述方法还可以包括在背面上设置掩模层，掩模层将包括垂直器件的衬底岛的至少一部分露出。所述方法还可以包括从背面刻蚀掉垂直器件的衬底。所述方法还可以包括从背面刻蚀掉氧化物柱塞以提供空缺。所述方法还可以包括用金属材料填充空缺。所述方法可以包括，在刻蚀过的垂直器件背面上提供金属材料层。空缺内的金属材料和金属层可以提供金属导电路径。
【附图说明】
[0032]参考附图并且仅作为示例方式描述本发明一个或多个实施例，其中:
[0033]图1a示出制造半导体器件的方法；
[0034]图1b示出由图1a的方法接收的衬底；
[0035]图1c示出图1a的方法制造的半导体器件；
[0036]图2a示出使用深反应离子刻蚀方法准备的一系列沟槽的扫描电子显微图；
[0037]图2b示出在隔离沟槽刻蚀后的集成沟槽MOS器件的示意性截面图；
[0038]图3示出图2b的半导体器件在聚合物沟槽填充后的示意性截面图；
[0039]图4示出图3的半导体器件在接触窗刻蚀、金属再分配层沉积和结构化后的示意性截面图；
[0040]图5示出图4的半导体器件在晶片研磨和背侧隔离层涂覆后的示意性截面图；
[0041]图6示出图3的半导体器件在毯式回蚀(blanket etch-back)或聚合物的化学机械抛光、接触窗刻蚀、金属再分配层沉积和结构化、以及背侧隔离层的晶片研磨和涂覆后的示意性截面图；
[0042]图7a示出半导体器件可能布局的平面图；
[0043]图7b示出半导体器件第二可能布局的平面图；
[0044]图7c示出半导体器件第三可能布局的平面图；
[0045]图8示出CMOS工艺中第二集成沟槽MOS在隔离沟槽刻蚀后的示意性截面图；
[0046]图9示出图8的半导体器件在在衬底背面上沉积聚合物后的示意性截面图；
[0047]图10示出图9的半导体器件在毯式刻蚀或聚合物层化学机械抛光、硬掩