模、背侧隔离层沉积后的示意性截面图；
[0048]图11示出图9的半导体器件在聚合物层中开窗口、硬掩模、以及随后的背侧隔离层沉积后的示意性截面图；
[0049]图12示出图11的半导体器件在在互连层上硬掩模沉积和沟槽刻蚀后的示意性截面图；
[0050]图13示出在接触面沟槽和接触形成沟槽中沉积绝缘聚合物后的半导体器件的示意性截面图；
[0051]图14示出在接触窗口刻蚀和金属再分配层沉积前对图13的聚合物层进行毯式回刻蚀或化学机械抛光的半导体器件的示意性截面图。
[0052]图15示出背面沟槽延伸穿过衬底形成隔离沟槽的半导体器件的示意性截面图；
[0053]图16a示出具有附加的二氧化硅柱塞，与参考图2b描述的半导体器件类似的部分制成的半导体器件；
[0054]图16b示出与参考图3描述的半导体器件类似的半导体器件；
[0055]图16c示出衬底研磨后的图16b的半导体器件；
[0056]图16d示出金属接触在接触面上露出并在背面上形成刻蚀窗口后的图16c的半导体器件；
[0057]图16e示出从垂直器件的背面刻蚀去除硅后的图16d的半导体器件；
[0058]图16f示出在应用湿法二氧化硅刻蚀工艺来去除二氧化硅柱塞后图16e的半导体器件；
[0059]图16g示出在垂直晶体管的接触面和背面上形成结构化金属层后图16f的半导体器件；以及
[0060]图16h示在在半导体器件背面的金属层上设置绝缘材料层后的图16g的半导体器件；
【具体实施方式】
[0061]由于应用数量的增长，在CMOS中集成垂直高压和功率器件具有很多优点。本公开描述一种产生硅隔离岛的方法，所述硅隔离岛包括垂直高压器件，所述垂直高压器件具有将垂直器件背面接触和前面接触表面连接的硅区域。可以在单个掩模步骤中制造分离的硅区区，这也称为“自组装”。
[0062]本公开涉及半导体器件和准备所述半导体器件的相关方法。图1a示出从反馈衬底2开始制造半导体器件I的方法100。在图1b中示出反馈衬底2，而在图1c中示出制造的半导体器件。
[0063]方法100包括初始步骤接收102衬底2。衬底2具有接触面4和在衬底中形成的垂直器件6。垂直器件6在接触面4上提供第一端子7。
[0064]方法100包括形成104隔离沟槽8，所述隔离沟槽延伸第一距离穿过衬底2，用于电学地隔离垂直器件6。方法100还包括形成106端子分离沟槽10，所述端子分离沟槽10从接触面4延伸入衬底2、并布置为限定接触面4上垂直器件的第二端子12。可以在形成端子分离沟槽10的步骤106之前、之后或同时执行形成隔离沟槽8的步骤104。可以用聚合物填充隔离沟槽8和端子分离沟槽10以形成电介质。
[0065]在制造的设备I中，衬底2具有与接触面4相距总距离16的背面14。
[0066]隔离沟槽8在接触面4和背面14之间延伸总距离穿过衬底，以便将垂直器件和晶片的剩余部分电隔离(在隔离沟槽8的与垂直器件6相对的一侧上)。提供隔离沟槽8意味着制造的器件I包括隔离硅岛。硅岛遮蔽垂直器件6。通过穿过衬底2 (由聚合物填充的)隔离沟槽8，将高压垂直器件6与低压或中压电路CMOS器件隔离。能够在单个CMOS晶片上实现垂直器件6超过IkV的操作电压，而不破坏或损坏低压或中压器件。
[0067]形成在衬底2上的垂直器件6在接触面4上具有第一和第二端子7、12。
[0068]端子分离沟槽10从接触面4延伸入衬底2，并布置为将垂直器件6的第一和第二端子7、12分离。即，在第一端子7和第二端子12之间的接触面4上设置端子分离沟槽10。端子分离沟槽10还限定第一和第二端子7、12之间的导电路径。
[0069]端子分离沟槽10提供“自组装”硅区域以将垂直器件的背面接触(N++漏极区域)连接至接触面4，而不使用常规的硅通孔(TSV)。端子分离沟槽10允许垂直器件具有横向器件通常才有的处理和接触制造简便性优点。即，衬底I的全部衬底厚度可用于电流横向传导，从而具有较低的导通电阻。然而，经由端子分离沟槽10限定的导电路径18，将通常在常规垂直器件背面14上设置的第二端子12引至接触面4。如此，在接触面4上设置有第一和第二端子7、12。
[0070]使用端子分离沟槽10替代常规TSV意味着方法100得到了简化。理由是，TSV工艺要求必须用导电材料填充高纵横比的沟槽，这使得该工艺相当复杂。
[0071]垂直器件6可以是垂直晶体管，如沟槽MOS或VDMOS晶体管。在这种情况下，第一端子7可以是源极端子，第二端子12可以是漏极端子。在与源极端子相邻的接触面4上还可以设置垂直晶体管的栅极。
[0072]备选地，垂直器件6可以是二极管，在这种情况下，第一端子7和第二端子12每一个均可以提供二极管的阳极和阴极之一。
[0073]因为隔离沟槽8的设置，能够在与垂直器件相同的衬底2上设置第二器件，如低压CMOS器件，从而可以将半导体器件I看作是集成器件。在该示例中，隔离沟槽8将垂直器件6与第二器件电学地隔离。通常，在方法100开始时接收102的衬底2中设置第二器件。
[0074]半导体器件I可以提供各种功能，如集成HV开关/HV模拟混合信号(AMS) +垂直功率器件、浮置/高侧器件岛。本领域技术人员可理解半导体器件I的各种优点，例如需要更少静电释放(ESD)保护、降低电磁干扰或电磁耦合(高功率和低功率器件之间)。并且，可以消除高压和低压系统之间光耦合器的需求。光耦合器，仅通过穿过具有高压阻挡能力透明电介质材料的电磁波(光)来传输信息，用于提供电隔离。光稱合器的最新备选方式是片上电容性或电感性隔离器。在片上电容性隔离器中，电容器的两块极板被类似的电介质材料隔离。高频信号可以在电容器的极板之间行进，而低频或直流(DC)电压被阻挡。在电感性隔离器情形中，使用形成隔离转换器的电介质分离电感器来制造隔离器。由于隔离沟槽将娃岛分离,在这些应用中,娃岛能够起电介质的功能。S卩，隔离沟槽可以是电流(galvanic)隔离器的一部分。备选地，隔离沟槽能够阻挡高压，并且可以在衬底2的接触面4上制造隔离电容器或电感器。
[0075]以下，参考附图2b至16描述各种可选特征和方法步骤。具体地，公开了四种用于制造半导体器件的工艺流程。图2b至7涉及第一工艺流程，图8-14涉及第二工艺流程，图15涉及第三工艺流程，图16涉及第四工艺流程。各附图中相应的附图标记表示相似的特征。
[0076]在干法反应例子刻蚀(DRID)工艺中，刻蚀速度依赖于期望的沟槽宽度。因此，在单个沟槽刻蚀步骤中，能够通过掩模出的不同沟槽宽度来设置各种深度的沟槽。因此，在设置多个沟槽时能够减少平板印刷的步骤。在各种沟槽之间不再需要特定的相互对齐。
[0077]图2a示出使用“博世(Bosch) ”深反应离子刻蚀工艺制备的衬底52中的一系列沟槽54、56的扫描电子显微图。在纸面平面中衬底52表面的入射法向上，加速形成沟槽54、56的反应离子。沟槽54、56的深度根据够沟槽宽度变化，使得较宽的沟槽56比较窄的沟槽54更深。因为离子速度依赖于沟槽宽度，通过精确改变沟槽宽度能够调节沟槽刻蚀工艺中沟槽深度的差异。有利地，使用相同的刻蚀步骤来形成隔离沟槽和端子隔离沟槽，如下文描述。
[0078]图2b示出部分制成的半导体器件。具体地，图2b示出沟槽刻蚀后在CMOS中包括沟槽MOS器件的集成半导体器件Ia的示意性截面图。
[0079]集成半导体器件Ia具有第一隔离沟槽8a和第二隔离沟槽Sb。在垂直器件相对侧上设置第一和第二隔离沟槽8a、8b。可以理解，实际上，由三维延伸的连续沟槽设置第一和第二隔离沟槽8a、8b，以隔离和/或围绕垂直器件。
[0080]为提供部分制造的半导体器件la，该方法开始于接收处理过的晶片衬底2。在该示例中，衬底2还包括CMOS器件20。垂直器件6是沟槽MOS高压器件并包括从接触面4上源极区7延伸入衬底2的N—漂移区。在N _漂移区下方(且面向背面14)是N++埋漏极层。在漏极接触12上设有从接触面4延伸至N++埋漏极层的N++沉降(sinker)。该沉降在衬底中设置从漏极接触12至【漂移区的导电沟道。可以在低掺杂硅衬底上外延生长N++埋层，或者备选地，使用N++衬底。
[0081]在衬底2的接触面4上提供互连层22。在互连层22内提供各种接触24，用于连接CMOS和沟槽MOS器件20、6。
[0082]使用例如，二氧化硅等离子增强化学气相沉积PECVD在互连层22上沉积硬掩模26。光刻后，在互连层22上设置有沟槽窗口。沟槽窗口周围的硬掩模26在刻蚀期间保护互连层22。然后，使用例如深反应离子刻蚀(Bosch)工艺刻蚀沟槽8、10。如参考图2a