所描述的，可以改变沟槽宽度来改变沟槽深度。
[0083]通过较宽的沟槽设置第一和第二隔离沟槽8a、8b，较宽沟槽的深度在随后研磨步骤后至少达到穿过衬底2的总厚度16。因此，第一和第二隔离沟槽8a、8b通常大于10ym并可具有20至100 μ m的宽度。这样，第一隔离沟槽8a能够用于将CMOS器件与垂直器件6电学地隔离。可以在衬底2上设置CMOS器件20，通过第二隔离沟槽8b将CMOS器件20与垂直器件6电学地隔离。
[0084]端子分离沟槽10由较窄沟槽提供，较窄沟槽的深度至少达到垂直HV器件6高N++掺杂漏极区域，但不穿过衬底2的总厚度16。为实现HV器件漏极接触和其他部分足够的隔离，这是重要的，并且为实现此，端子分离沟槽10必须延伸以将N_漂移区与沉降断开。否贝U，N_漂移区和沉降之间会发生电击穿。端子分离沟槽10深度通常大于10 μπι。然而，端子分离沟槽10的要求深度依赖于施加的期望击穿电压。以微米为单位的端子分离沟槽10深度应当大于以伏特为单位的垂直器件击穿电压除以30。例如，10 μ m深的沟槽可以具有小于300V的击穿电压，实际上其可能处理大约60V的击穿电压。
[0085]形成多个沟槽的单个刻蚀步骤的持续时间实质上小于分别形成沟槽的多个刻蚀步骤的持续时间。在单个沟槽刻蚀中设置端子分离沟槽10和隔离沟槽8或沟槽8a、8b是有利的，这是因为，沟槽刻蚀步骤相对长的持续时间导致其是制造工艺中成本最高的步骤之一 O
[0086]图3示出图2b的半导体器件Ia在聚合物沟槽填充后的示意性截面图。例如，用电介质材料，如聚合物、苯并环丁烯(BCB)、聚酰亚胺或聚对二甲苯填充沟槽8a、8b、10。为确保良好的沟槽填充，有必要进行回流和/或聚合物固化。在硬掩模层26上还布置聚合物层28。
[0087]沟槽宽度和填充聚合物的电场强度确定沟槽上能够承受的最大隔离电压。例如，填充有大于500V/μπι电场强度的聚合物(如BCB)的2μπι宽沟槽，可以用于隔离潜在压差大于IkV的区域。
[0088]图4示出图3的半导体器件Ia在接触窗口刻蚀、金属再分配层沉积和结构化后的示意性截面图。刻蚀聚合物层28中的接触窗口和硬掩模26，以建立CMOS 20和HV器件岛之间的电连接。如果聚合物层28是光敏的，聚合物的曝光和显影可以用作刻蚀的替换方式。
[0089]在聚合物层28中的窗口和硬掩模26形成后,沉积金属再分配层30 (如种子层沉积并电镀)并结构化。例如，通过金属再分配层30将CMOS晶体管20的漏极连接至垂直晶体管6的栅极。在金属再分配层30结构的顶侧上设置垂直晶体管6的漏极端子。金属再分配层30还为垂直晶体管6在图4截面图平面之外的源极连接设置连接。
[0090]图5示出图4的半导体器件在晶片研磨和背侧隔离沉积层22应用后的示意性截面图。
[0091]晶片研磨减小了衬底的厚度，使得填充有电介质的隔离沟槽8a、8b从接触面4穿过衬底2到达背面14。如有必要，在研磨后可以对衬底2执行附加的回蚀，以减小或消除沿较宽隔离沟槽8a、8b底部的漏电流。然后，执行背侧涂覆，以将硅岛完全相互隔离，并能够将半导体器件Ia放置在用于封装的引线框上或者堆叠在另一个器件上。
[0092]背侧隔离沉积层32设置堆叠层，堆叠层配置为将垂直器件6与背面14的外部隔离。优选地，背侧隔离层32应是良好的热导体，以将HV器件生成的热量传导至芯片外部。可以通过，例如物理气相沉积(PVD)、旋涂、蒸发或等离子增强化学气相沉积(PECVD)来沉积背侧隔离层32。
[0093]氮化铝(AlN)和氧化铝(Al2O3)是同时提供高电场强度和高热导率的材料的示例，可用作背侧隔离沉积层32。可以提供中间层来避免AlN和衬底2之间的粘连问题。电隔离材料薄层(如纳米厚度)可以用作中间层。该薄层不会明显地阻碍导热。
[0094]背侧隔离技术，即在背面14上设置电绝缘导热材料，还可应用于通向芯片外部的导热性重要的其他半导体器件技术。
[0095]一种备选的工艺流程是对聚合物层28执行毯式回刻蚀或化学机械抛光步骤，如图6所示。
[0096]图5和6中示出的半导体器件结构都提供一种与CMOS器件20集成的完全隔离的垂直器件HV器件6，CMOS器件利用漏极接触12与衬底2的前侧接触一侧4集成)。通过利用依赖于沟槽宽度的刻蚀速度差别所导致的沟槽深度差别，原位(in-situ)形成漏极接触12。
[0097]图7a、7b、7c示出在接触面4上看到的半导体器件lb、lc、Id三种可能布局的示意性平面图。在每个半导体器件lb、Ic、Id中，在娃岛上设置有垂直晶体管6、6a、6b,通过贯穿晶片隔离沟槽8完全包围源极(S)、漏极(D)和栅极(G)连接。并且，在每个半导体器件IbUcUd中，在各个垂直晶体管6的相应源极(S)和漏极(D)之间设置有窄浅的端子分离沟槽10。再分配层30将垂直晶体管6连接至衬底2的其他区域。
[0098]在图7a中，半导体器件Ib包括被垂直晶体管6占据并被连续的隔离沟槽8围绕的硅岛。垂直晶体管6具有被端子分离沟槽10分离的源极(S)和漏极(D)。将垂直晶体管6的栅极区(G)设置为与源极区(S)相邻。将CMOS电路20设置在连续隔离沟槽8的与垂直晶体管6相对的一侧上。再分配层30将源极(S)和漏极(D)连接至晶片的剩余部分，并且将栅极(G)连接至CMOS电路20。
[0099]在图7b中，半导体器件Ic包括被垂直晶体管6占据并被连续隔离沟槽8围绕的岛。垂直晶体管6具有被连续端子分离沟槽10分离的源极(S)和漏极(D)。S卩，在连续端子分离沟槽10内设置源极(S)，并在连续端子分离沟槽10的相对的外侧设置漏极。漏极(D)在连续端子分离沟槽10周围延伸。将垂直晶体管的栅极(G)设置为与连续端子分离沟槽10内的源极区域(S)相邻。将CMOS电路20设置在联系隔离沟槽的与垂直器件6相对的一侧上。漏极(D)是不连续的(不完全围绕源极区(S))，从而再分配层30能够将源极区
(S)连接至晶片的剩余部分，并且将栅极(G)连接至CMOS电路20。再分配层30还将漏极区(D)连接至晶片的剩余部分。
[0100]在图7c中，半导体器件Id包括第一垂直晶体管6a和第二垂直晶体管6b。垂直晶体管6a、6b的每一个均具有与图7a中半导体器件Ib结构类似的结构。垂直晶体管6a、6b占据被隔离沟槽8分离的不同硅岛。
[0101]在通过隔离沟槽与每个垂直晶体管6a、6b分离的硅岛上设置CMOS电路20。
[0102]再分配层30将第一垂直晶体管6a的源极(S)连接至晶片的剩余部分；将第二垂直晶体管6b的源极(S)连接至第一垂直晶体管6a的漏极(D);将第二垂直晶体管6b的漏极(D)连接至晶片的剩余部分；以及将第一晶体管6a的栅极(G)连接至CMOS电路20。
[0103]第二晶体管6b的栅极(G)电容性地耦合至CMOS电路20。“电容性地耦合”意味着通过电流(galvanic)隔离器传输来自CMOS电路传输信号以驱动晶体管的栅极。例如，隔离器可以是具有附加栅极驱动电路的电容性隔离器。
[0104]总的来说，半导体器件可以通过被隔离沟槽或多个隔离沟槽分离的多个垂直器件。
[0105]图8至14涉及参考图2b至7描述的工艺流程的备选工艺流程。在该工艺流程中，通过两步骤的工艺形成隔离沟槽8。即，形成隔离沟槽8包括从背面14去除衬底材料并随后从接触面4去除衬底材料。
[0106]图8示出部分制造的半导体器件le。如先前的工艺，该方法以接收处理过的晶片衬底22开始。衬底2包括CMOS器件20。垂直器件6是沟槽MOS高压垂直器件6并包括从接触面4上源极区7延伸入衬底2的N—漂移区。在N—漂移区下面(且面向背面14)是N++掩埋漏极层。在从接触面4延伸至N++埋漏极层的漏极接触12处设置N++沉降。该沉降在衬底中提供从漏极接触12至【漂移区的导电沟道。可以在低掺杂硅衬底上外延生长N++掩埋层，或者备选地，可以使用N++衬底。
[0107]如图2b至7，半导体器件Ie包括在衬底2的接触面4上设置的互连层22。在互连层22内设置各种接触24，用于将CMOS和沟槽MOS器件20、6连接至外部电路。
[0108]半导体器件Ie在衬底2的背面14上具有沉积的硬掩模26a。例如，可以使用二氧化硅等离子增强化学气相沉积PECVD来形成硬掩模26。
[0109]在硬掩模26a中设置窗口，以便能够在衬底2背面中刻蚀背面沟槽8a、8b。
[0110]根据沟槽8a、8b的期望长宽比，该方法开始于将晶片减薄或研磨至总厚度16，例如400 μ m。当然，在方法开始前研磨晶片会降低晶片的强度，使其变脆。
[0111]在图9中，背面沟槽8a、8b填充