有绝缘材料，该绝缘材料可以与图2b至7工艺的聚合物层28类似。背面上提供有绝缘层28。如果背面14不需要是为器件Ie有效操作而导热的，则硬掩模26a和绝缘层28可以保留在最终制造的半导体器件上。
[0112]然而，如果对器件的要求是要求背面14具有良好的导热性，则采用两个备选步骤。图10和图11中示出这些备选步骤的结果。
[0113]图10示出毯式刻蚀或聚合物层28化学机械抛光、硬掩模26a、背侧隔离层(或堆叠)32沉积后的半导体器件le。背侧隔离层32可以与参考图5描述的类似。
[0114]图11示出聚合物层28中开口窗口、用刻蚀硬掩模26a、和/或聚合物层28 (光敏聚合物的情形)的曝光/显影以及随后的背侧隔离层(或堆叠)沉积后的半导体器件le。
[0115]第二个选择(如图11所示)(相比图10示出的工艺步骤)可能具有优点，如提供沿隔离沟槽8a、8b底部减小的泄漏电流。然而，第二个选择还要求额外的光刻步骤，其需要和背面对齐，因而比第一个选择更复杂。
[0116]图12示出互连层22上硬掩模沉积和结构化后的图11的半导体器件le。硬掩模26b与参考图2b描述的类似。
[0117]在硬掩模26b限定的窗口中形成接触面沟槽8c、8d。当前侧沟槽到达聚合物填充沟槽的深度时，停止前侧沟槽刻蚀工艺。这样,接触面沟槽8c、8d和背面沟槽8a、8b共同形成隔离沟槽。
[0118]因为接触面沟槽8c、8d可以比背面沟槽8a、8b浅，所以接触面沟槽8c、8d可以比背面沟槽8a、8b更窄。在该示例中，接触面沟槽8c、8d的宽度和深度与接触形成沟槽10相同。通常在单个刻蚀步骤中形成接触面沟槽8c、8d。
[0119]余下的工艺(沟槽填充、聚合物回蚀、再分配层沉积和结构化)与参考图2b至7描述的流程I中的工艺步骤相当。图13和14示出可能的最终半导体器件。
[0120]图13示出从金属接触24去除硬掩模26b、并在接触面沟槽8c、8d、接触形成沟槽10中沉积绝缘聚合物后的作为最终产品的半导体器件的示意性截面图。并提供绝缘聚合物作为互连层22上的聚合物层28。在金属接触24上提供金属再分配层30，其配置与参考图4所描述的类似。
[0121]图14示出在形成金属再分配层30前去除图13中聚合物层28的作为最终产品的半导体器件的示意性截面图。
[0122]图15示出背面沟槽8a、8b延伸穿过衬底2以形成沟槽的最终产品半导体器件的示意性截面图。因此，在该示例中，隔离沟槽不需要穿过互连层22。因此，可以在隔离沟槽形成前设置互连层22上CMOS器件漏极和垂直器件6之间的连接。
[0123]在隔离沟槽形成期间，互连层22为该结构提供稳定性。在该示例中，形成隔离沟槽包括仅从背面14而不从接触面4去除衬底材料。然而，仍在接触面4中形成接触形成沟槽10。
[0124]图16示出备选制造工艺中不同阶段的半导体器件If，备选制造工艺与参考图2b至7描述的工艺有很多相似之处。
[0125]图16a示出部分制造的半导体器件，其与参考图2b所描述的类似。然而，半导体器件If还包括填充有二氧化硅的孔，也称为二氧化硅柱塞34。二氧化硅柱塞34替代漏极接触12处的N++沉降。因为二氧化硅柱塞34是在制造接触侧组件期间形成的(与CMOS 20、垂直器件6 —起)，能够容易地对齐。氧化物柱塞在尺寸上小于通常在制造工艺结束时形成的常规硅通孔。
[0126]图16b示出的半导体器件If与参考图3描述的类似。在隔离沟槽8a、8b和接触形成沟槽10中沉积绝缘聚合物。在互连层22上的硬掩模26之上设置聚合物材料层28。
[0127]图16c示出在回研磨衬底2使得接触面4和背面14之间的距离是衬底2的最终厚度16后的半导体器件If。隔离沟槽延伸穿过衬底2的厚度16。
[0128]图16d示出在露出金属接触24 (去除硬掩模26和聚合物层28材料)以及在第一和第二隔离沟槽之间的背面14上形成刻蚀窗口后的半导体器件If。即，在除垂直器件6占据的岛以外的衬底2上设置硬掩模26c。层26c保护衬底2的其他部分在刻蚀硅岛时不被刻蚀。
[0129]图16e示出在从垂直器件6背面部分地刻蚀硅、直到达到二氧化硅柱塞34和接触形成沟槽10的底部为止的半导体器件If。在相对大的区域局部地刻蚀硅衬底。相比要求提供常规硅通孔的刻蚀，这种相对大的区域显著地减小了刻蚀时间。硅通孔刻蚀是很费时的，因而昂贵。
[0130]图16f示出在从孔34去除二氧化硅的湿法刻蚀工艺后的半导体器件If。
[0131]图16g示出在种子层沉积、结构化、和在垂直晶体管的接触面、背面以及孔34中形成电镀金属层36后的半导体器件If。因此，在漏极区和漏极接触12之间的衬底内设置有金属导电路径18。相比穿过完整剩余衬底厚度的硅通孔，因为金属填充孔34相对较浅，其电阻明显更低。因此，由于设置有导电路径，半导体器件If能够呈现出电阻的改善(降低)。
[0132]在金属接触24上还设置有金属再分配层30，这与参考图4描述的方式类似，或者可以在前表面电镀的单独步骤中提供。
[0133]图16h示出在电镀金属层36上设置有绝缘材料层(例如氮化铝)之后的半导体器件if。
【主权项】
1.一种半导体器件，包括: 衬底，具有相距总距离的接触面和背面； 垂直器件，在衬底中形成并在接触面上具有第一和第二端子； 隔离沟槽，在接触面和背面之间延伸所述总距离穿过衬底，以电学地隔离垂直器件；以及 端子分离沟槽，从接触面延伸入所述衬底，并布置为将垂直器件的第一和第二端子分离，并且限定第一和第二端子之间的导电路径。
2.根据权利要求1所述的半导体器件，包括:在隔离沟槽的相对垂直器件的相对一侧上的第二器件。
3.根据权利要求2所述的半导体器件，其中隔离沟槽将垂直器件与第二器件电学地隔离。
4.根据前述任一权利要求所述的半导体器件，其中隔离沟槽是连续的并形成衬底岛，其中在衬底岛上设置有垂直器件。
5.根据前述任一权利要求所述的半导体器件，其中垂直器件包括垂直晶体管或垂直二极管。
6.根据前述任一权利要求所述的半导体器件，其中在背面上设置有电绝缘导热材料。
7.根据前述任一权利要求所述的半导体器件，其中隔离沟槽和端子分离沟槽中的每一个均包括电介质材料。
8.根据前述任一权利要求所述的半导体器件，其中导电路径至少部分地由在衬底内设置的金属材料限定。
9.一种制造半导体器件的方法，包括: 接收衬底，所述衬底具有与在所述衬底中形成的垂直器件的接触面并具有位于接触面上的第一端子； 形成隔离沟槽，所述隔离沟槽穿过衬底延伸第一距离以电学地隔离所述垂直器件；以及 形成端子分离沟槽，所述端子分离沟槽从接触面延伸入衬底，所述端子分离沟槽布置为在接触表面上限定垂直器件的第二端子并且限定第一和第二端子之间的导电路径。
10.根据权利要求9的方法，其中所述隔离沟槽是第一隔离沟槽，并且所述方法包括:在所述垂直器件的相对第一隔离沟槽的相对一侧形成第二隔离沟槽，第一和第二隔离沟槽的每一个布置为将垂直器件电学地隔离。
11.根据权利要求9或10所述的方法，其中所述衬底具有与接触面相距总距离的背面。
12.根据权利要求11所述的方法,其中形成隔离沟槽包括从背面去除衬底材料。
13.根据权利要求12所述的方法，其中形成隔离沟槽包括:在从背面去除衬底材料后，从接触面去除衬底材料。
14.根据权利要求9或10所述的方法，包括:将衬底的厚度从初始厚度减小为最终产品的厚度，以形成与接触面相对的背面。
15.根据权利要求9或10或14所述的方法，其中在相同工艺步骤期间形成隔离沟槽和端子分离沟槽中的每一个。
【专利摘要】本发明涉及半导体器件和用于制造半导体器件的相关方法。器件包括：衬底，具有相距总距离的接触面和背面；垂直器件，在衬底中形成并在接触面上具有第一和第二端子；隔离沟槽，在接触面和背面之间延伸所述总距离穿过衬底，以电学地隔离垂直器件；以及端子分离沟槽，从接触面延伸入所述衬底，并布置为分离并限定垂直器件的第一和第二端子之间的导电路径。
【IPC分类】H01L21-762, H01L21-8238, H01L27-092
【公开号】CN104733459
【申请号】CN201410803328
【发明人】迈克尔·安托万·阿曼德·因赞德, 皮特·杰勒德·斯蒂内肯
【申请人】恩智浦有限公司
【公开日】2015年6月24日
【申请日】2014年12月19日
【公告号】EP2887387A1, US20150179735