半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术的不断进步，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。半导体集成度的提高也带动了晶体管尺寸的缩小。

半导体衬底、栅极层及位于栅极层下方的栅介质层是晶体管的基本组成部分。栅介质层在晶体管中起着重要作用，能够实现栅极与晶体管沟道之间的电绝缘，使栅极与晶体管沟道形成电容结构，从而能够实现栅极对沟道电流的控制。

随着晶体管尺寸的减小，栅介质层也逐渐减薄。然而现有技术形成的栅介质层的质量不高，从而影响了晶体管的性能，降低了半导体器件制造的良品率。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，能够提高半导体器件制造的良品率。

为解决上述问题，本发明提供一种半导体结构及其形成方法，包括：提供衬底；在所述衬底上形成栅介质层；在所述栅介质层上形成栅极层；形成覆盖所述栅极层的无定型层；图形化所述栅极层和无定型层，形成栅极结构。

可选的，所述无定型层为非晶态的硅锗层。

可选的，所述无定型层的厚度为40～50埃。

可选的，形成覆盖所述栅极层的无定型层的步骤包括：对所述栅极层进行离子注入，形成所述无定型层。

可选的，所述栅极层的材料为多晶硅；

对所述栅极层进行离子注入的步骤中，对所述栅极层进行锗离子注入，形成非晶态的硅锗层。

可选的，形成覆盖所述栅极层的无定型层的步骤之后，所述形成方法还包括：在所述无定型层上形成覆盖层；

图形化所述栅极层和无定型层，形成栅极结构的步骤还包括：图形化所述覆盖层。

可选的，所述覆盖层的材料为无定型硅。

可选的，所述覆盖层的厚度为90～110埃。

可选的，在所述无定型层上形成覆盖层的方法为低温扩散工艺，所述低温扩散工艺中反应温度小于530摄氏度。

可选的，图形化所述栅极层和无定型层的步骤包括：

在所述栅极层上形成图形化的光刻胶；

以所述光刻胶为掩膜刻蚀所述栅极层和无定型层，形成栅极结构；

通过灰化去除所述光刻胶。

可选的，在所述栅介质层上形成栅极层的步骤中，所述栅极层的厚度为180～220埃。

可选的，所述形成方法还包括：在图形化所述栅极层和无定型层，形成栅极结构的步骤之后，通过氢氟酸对所述栅极结构进行清洗。

相应的，本发明还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构；所述栅极结构包括：位于衬底上的栅介质层；位于所述栅介质层上的栅极层；位于所述栅极层上的无定型层。

可选的，所述无定型层为非晶态的硅锗层。

可选的，所述无定型层的厚度为40～50埃。

可选的，所述半导体结构还包括：位于所述无定型层上的覆盖层。

可选的，所述覆盖层的材料为无定型硅。

可选的，所述覆盖层的厚度为90～110埃。

可选的，所述栅极层的厚度为130～180埃。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法包括：形成覆盖所述栅极层的无定型层，所述无定型层为非晶体，非晶体中原子成无序排列，不存在晶界，从而能够在图形化所述栅极层和无定型层，形成栅极结构的步骤中起到阻挡清洗剂的功能，所述无定型层能够减少穿过所述栅极层到达栅介质层的清洗剂，从而能够减小清洗剂与栅介质层发生反应形成孔洞的几率，进而提高栅介质层的质量、提高制造良率。

可选方案中，通过对栅极层进行离子注入形成所述无定型层，离子注入形成的无定型层的厚度仅有40～50埃，无定型层的厚度较薄对形成的半导体器件电性能影响小。

可选方案中，通过在所述无定型层上形成覆盖层，减少无定型层中注入离子向外界的扩散，从而增加无定型层的寿命。

本发明的半导体结构具有覆盖栅极层的无定型层，所述无定型层为非晶体，所述无定型层为非晶体，非晶体中的原子成无序排列，不存在晶界，从而能够起到阻挡清洗剂的功能，所述无定型层能够减少穿过所述栅极层到达栅介质层的清洗剂，从而能够减小清洗剂与栅介质层发生反应形成孔洞的几率，进而提高栅介质层的质量。

可选方案中，所述无定型层的厚度仅有40～50埃，无定型层的厚度较薄对形成的半导体器件电性能影响小。

可选方案中，所述无定型层上形成有覆盖层，所述覆盖层能够减少无定型层中注入离子向外界的扩散，从而增加无定型层的寿命。

附图说明

图1至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

现有技术半导体结构的形成方法中，通常采用多晶硅形成栅极层，多晶硅中硅原子按一定规律排列形成晶粒，结构相同而取向不同的晶粒之间容易形成晶界。晶界结构疏松，是原子快速扩散的通道。在灰化工艺中，所述晶界处的多晶硅容易被氧化，形成氧化硅。在后续清洗过程中，清洗剂容易与晶界处的氧化硅反应，使晶界扩大。因此，清洗剂容易通过扩大的晶界到达栅极层下方的栅介质层，并与栅介质层发生反应而形成孔洞，降低了栅介质层的质量，进而使形成的半导体器件失效。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅介质层；在所述栅介质层上形成栅极层；形成覆盖所述栅极层的无定型层；图形化所述栅极层和无定型层，形成栅极结构。

其中，形成覆盖所述栅极层的无定型层的步骤中，所述无定型层为非晶体，非晶体中原子成无序排列，不存在晶界，从而能够在图形化所述栅极层和无定型层，形成栅极结构的步骤中起到阻挡清洗剂的功能，所述无定型层能够减少穿过所述栅极层到达栅介质层的清洗剂，从而能够减小清洗剂与栅介质层发生反应形成孔洞的几率，进而提高栅介质层的质量、提高制造良率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至10是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。

需要说明的是，由于嵌入式闪存的形成工艺需要与逻辑器件形成工艺兼容，容易使控制栅下方的栅介质层出现孔洞。因此，本实施例以解决嵌入式闪存中栅介质层容易出现孔洞的问题为例，对本发明的半导体结构的形成方法进行详细说明。

参考图1，提供衬底100，所述衬底100用于形成半导体器件。

本实施例中，所述衬底100由隔离结构分为第一晶体管区域i和第二晶体管区域ii，所述第一晶体管区域i用于形成逻辑器件，所述第二晶体管区域ii用于形成嵌入式闪存。

本实施例中，所述衬底100为硅衬底、锗衬底、硅锗衬底或半导体上硅衬底等半导体衬底。

本实施例中，所述隔离结构为浅槽隔离结构。

需要说明的是，如图1所示，提供衬底100的步骤之后，本发明的形成方法还包括：

在所述衬底100上形成浮栅介质层101，第二晶体管区域ii的所述浮栅介质层101用作后续形成的浮栅下方的栅极介质层，实现浮栅与衬底100之间的电绝缘。第一晶体管区域i的浮栅介质层用作后续形成的逻辑器件的栅极介质层，实现逻辑器件栅极与衬底100之间的电绝缘。

本实施例中，所述浮栅介质层101的材料为氧化硅，但是本发明对此不做限定，在其他实施例中，所述浮栅介质层还可以为由氮化硅和氧化硅组成的叠层结构。

本实施例中，如果浮栅介质层101的厚度过小，很难实现浮栅与衬底100之间的电绝缘；如果所述浮栅介质层101的厚度过大，容易降低半导体结构的集成度。因此，所述浮栅介质层101的厚度在45～62埃的范围内。

本实施例中，所述浮栅介质层101的形成方法为热氧化法，热氧化法能够形成致密性好、表面态密度低的氧化硅层。在其他实施例中，还可以通过化学气相沉积工艺或原子层沉积工艺形成所述浮栅介质层。

在第二晶体管区域ii的所述浮栅介质层101上形成浮栅层102，所述浮栅层102用于后续形成的第一晶体管的浮栅。

本实施例中，所述浮栅层102的材料为多晶硅。在其他实施例中，所述浮栅层的材料还可以为锗。

本实施例中，通过化学气相沉积工艺形成所述浮栅层102。在其他实施例中，也可以通过原子层沉积工艺形成所述浮栅层。

参考图2和图3，图3是图2线框1中部分结构的局部放大图。在所述衬底100上形成栅介质层110。

所述栅介质层110用于实现后续形成的控制栅与浮栅之间的电绝缘。

如图3所示，本实施例中，所述栅介质层110为由第一氧化层111、掩膜层112和第二氧化层113组成的叠层结构。但是本发明对此不做限定，在其他实施例中，所述栅介质层还可以为单层氧化层。

本实施例中，形成所述栅介质层110的步骤包括：在所述浮栅层102上形成第一氧化层111；在所述第一氧化层111上形成掩膜层112；在所述掩膜层112上形成第二氧化层113。

本实施例中，所述第一氧化层111和第二氧化层113的材料为氧化硅；所述掩膜层112的材料为氮化硅。

需要说明的是，如果所述栅介质层110的厚度过小，很难实现后续形成的控制栅与浮栅之间的电绝缘；如果所述栅介质层110的厚度过大，容易降低半导体结构的集成度。因此，本实施例中，所述栅介质层110的厚度在90～110埃的范围内。

参考图4，在所述栅介质层110上形成栅极层121，所述栅极层121用于形成嵌入式闪存的控制栅。

本实施例中，所述栅极层121的材料为多晶硅，多晶硅为多晶体，其中硅原子有序排列形成晶核，所述晶核形成晶粒，取向不同的晶粒之间形成晶界，晶界结构疏松，在多晶体中是原子快速扩散的通道。

本实施例中，如果所述栅极层121的厚度过大容易影响后续形成的第二晶体管区域ii逻辑器件的性能，所述栅极层121的厚度不能过大。具体的，所述栅极层121的厚度为180～220埃。

本实施例中，形成所述栅极层121的方法为扩散工艺，通过炉管在所述栅介质层110上沉积所述栅极层121。本发明对此不做限定，在其他实施例中，还可以通过原子层沉积工艺形成所述栅极层。

具体的，形成所述栅极层121工艺参数包括：反应温度为620～650摄氏度；气体压强为0.2～0.5torr；反应气体为硅烷。但是本发明对此不做限定，在其他实施例中，还可以通过非排压工艺形成所述栅极层，所述非排压工艺是指在常压下形成所述栅极层。

参考图5，形成覆盖所述栅极层121的无定型层120。

所述无定型层120为非晶体。非晶体中不具有晶界，能够保护所述栅介质层110和栅极层121。

本实施例中，通过对所述栅极层121进行非晶化处理，形成覆盖所述栅极层121的无定型层120。具体地，对所述栅极层121进行非晶化处理的步骤包括：对所述栅极层121进行离子注入，注入离子能够破坏栅极层121的晶格结构，形成非晶态的无定型层120。

本发明对此不做限定，在其他实施例中，还可以通过化学气相沉积工艺在所述栅极层上形成无定型层。

具体的，本实施例中，所述注入离子为锗，以形成硅锗无定型层，锗对栅极层121的污染小，且对器件影响较小。但是本发明中的所述注入离子并不仅限于此，所述注入离子还可以为碳。

本实施例中，如果所述无定型层120的厚度过小，很难起阻挡清洗剂到达栅介质层110的作用；如果所述无定型层120的厚度过大，容易影响后续形成的控制栅的电性能。因此，具体的，所述无定型层120的厚度为40～50埃。

需要说明的是，由于在非晶化处理的过程中，栅极层的一部分用于形成无定型层，在形成无定型层120之后，所述栅极层121的厚度为130～180埃。

本实施例中，所述离子注入的工艺参数包括：注入剂量为7×10¹³/cm～9×10¹³/cm；注入能量为3.5～4.5kev，注入角度为0度。

需要说明的是，所述工艺参数仅为一例，本发明的无定型层的形成工艺不仅限于此，在其他实施例中，还可以通过选用其他的注入剂量和注入能量范围形成较薄的无定型层。

需要说明的是，本实施例中，如图6所示，形成所述无定型层120的步骤之后，本发明的形成方法还包括：在所述无定型层120上形成覆盖层130。

所述覆盖层130用于减少无定型层120中注入离子的扩散，延长无定型层120的寿命。

本实施例中，所述覆盖层130的材料为无定型硅，无定型硅中硅原子呈无序排列，无定型硅中无晶界，能够有效减少无定型层120中注入离子的扩散。

需要说明的是，如果所述覆盖层130的厚度过小很难起到减少无定型层120中离子扩散的作用；如果所述覆盖层130的厚度过大，容易降低半导体结构的集成度。因此，具体的，本实施例中，所述覆盖层130的厚度为90～110埃。

本实施例中，通过低温扩散工艺形成所述覆盖层130，低温扩散工艺能够形成晶格尺寸较小的覆盖层130，对无定型层中注入离子的散射作用大，能够更有效地减少无定型层120中注入离子的扩散。

具体的，所述低温扩散工艺的工艺参数包括：反应温度小于530摄氏度；气体压强为0.2torr～0.5torr；反应气体包括硅烷。但是本发明对此不做限定，在其他实施例中，还可以通过非排压工艺形成所述覆盖层，所述非排压工艺是指在常压下形成所述栅极层。

需要说明的是，通过对所述栅极层121进行离子注入能够形成很薄的无定型层120，从而不容易影响半导体结构的电学性能。但是，所述通过对所述栅极层121进行离子注入，形成所述无定型层120的实施例仅为一例。在其他实施例中，还可以在栅极层表面沉积无定型层。且可以不在所述无定型层上形成覆盖层。

本实施例中，图形化所述栅极层121和无定型层120，形成栅极结构的步骤如图7和图8所示。

参考图7，在所述无定型层120上形成图形化的光刻胶12。所述光刻胶12用于保护所述栅极层121。

本实施例中，所述光刻胶12的材料为碳氢化物。

本实施例中，所述无定型层120上具有覆盖层130，形成所述光刻胶12的步骤包括：在所述覆盖层130上形成所述光刻胶12。

参考图8，以所述光刻胶12(参考图7)为掩膜对所述栅极层121和无定 型层120进行刻蚀。

本实施例中，通过干法刻蚀工艺对所述栅极层121、无定型层120和覆盖层130进行刻蚀，干法刻蚀具有很好的线宽控制，能够很好地控制栅长。

具体的，所述干法刻蚀的刻蚀气体为sibr4、sicl4和cf4。这样的刻蚀方法为各向异性干法刻蚀。各向异性干法刻蚀在刻蚀过程中，对栅极层121下方的栅介质层110的损伤小。

需要说明的是，本实施例中，所述无定型层120上形成有覆盖层130，因此图形化所述栅极层121，形成栅极结构的步骤还包括：图形化所述覆盖层130。

继续参考图8，去除所述光刻胶12。

本实施例中，通过灰化工艺去除所述光刻胶12。具体的，灰化工艺中通过氧原子与光刻胶12在等离子体环境中发生反应来去除所述光刻胶12。

需要说明的是，所述光刻胶12下方具有无定型层120，所述无定型层120为非晶体，非晶体内不具有晶界。因此，所述无定型层120能够阻挡所述氧原子通过所述晶界进入栅极层121，不容易使晶界处的多晶硅被氧化。

继续参考图8，图形化后通过清洗剂进行清洗，去除光刻胶12经灰化工艺后形成的残余物。

本实施例中，所述清洗剂包括氢氟酸。所述栅极层121上具有无定型层120，所述无定型层120为非晶体，非晶体无晶界，能够阻挡清洗剂进入所述栅极层121晶界处，从而不容易造成晶界扩大的问题，还能够阻挡所述清洗剂穿过栅极层121到达栅介质层110，进而能够减小栅介质层110中孔洞出现的几率。

需要说明的是，本发明的形成方法中，所述第一晶体管区域i也形成有无定型层120，所述无定型层120能够减小第一晶体管区域i的浮栅介质层101中孔洞出现的几率。

还需要说明的是，本实施例中，所述形成栅极结构的步骤还包括：

如图9所示，在所述覆盖层130上形成栅材料层122。所述栅材料层122与 所述栅极层121用于形成半导体结构的控制栅。

本实施例中，所述栅材料层122的材料与栅极层121的材料相同，具体的，所述栅材料层122的材料为多晶硅。

如图10所示，对所述栅材料层122、覆盖层130、无定型层120、栅极层121、栅介质层110、浮栅层102进行图形化，在所述第二晶体管区域ii形成控制栅和浮栅，所述浮栅和控制栅构成所述栅极结构140，并在第一晶体管区域i形成逻辑器件栅极150。

此外，形成栅极结构140的步骤之后，本发明半导体结构的形成方法还包括：对所述栅极结构140两侧的衬底100进行掺杂形成浮置管和控制管，进而形成嵌入式闪存。对逻辑器件栅极150两侧衬底100进行掺杂形成逻辑器件。在此不做赘述。

还需要说明的是，本实施例是以解决嵌入式闪存的栅介质层110容易出现孔洞的问题为例进行说明的，但是本发明半导体结构的形成方法不仅限于此，所述形成方法还可以用于其它晶体管中。

综上，本发明的半导体结构的形成方法包括形成覆盖所述栅极层的无定型层，所述无定型层为非晶体，非晶体中原子成无序排列，不存在晶界，从而能够在图形化所述栅极层和无定型层，形成栅极结构的步骤中起到阻挡清洗剂的功能，所述无定型层能够减少穿过所述栅极层到达栅介质层的清洗剂，从而能够减小清洗剂与栅介质层发生反应形成孔洞的几率，进而提高栅介质层的质量。

其次，通过对栅极层进行离子注入形成所述无定型层，离子注入形成的无定型层的厚度仅有40～50埃，无定型层的厚度较薄对形成的半导体器件电性能影响小。

此外，通过在所述无定型层上形成覆盖层，减少无定型层中注入离子向外界的扩散，从而增加无定型层的寿命。

本发明还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构；所述栅极结构包括：位于衬底上的栅介质层；位于所述栅介质层上的栅极层；位于所述栅极层上的无定型层。

请参考图10，示处了本发明半导体结构一实施例的示意图。本实施例半导体结构包括：

衬底100，所述衬底100用于形成半导体结构。

本实施例中，所述衬底100由隔离结构分为第一晶体管区域i和第二晶体管区域ii，所述第一晶体管区域i用于形成逻辑器件，所述第二晶体管区域ii用于形成嵌入式闪存。

本实施例中，所述衬底100为硅衬底、锗衬底、硅锗衬底或半导体上硅衬底等半导体衬底。

本实施例中，所述隔离结构为浅槽隔离结构。

需要说明的是，本发明的半导体结构还包括：位于所述衬底100上的浮栅介质层101。第二晶体管区域ii的所述浮栅介质层101位于浮栅下方，用作浮栅的栅极介质层，实现浮栅与衬底100之间的电绝缘；第一晶体管区域i的所述浮栅介质层101用于实现逻辑器件栅极与衬底100之间的电绝缘。

本实施例中，所述浮栅介质层101的材料为氧化硅，但是本发明对此不做限定，在其他实施例中，所述浮栅介质层还可以为由氮化硅和氧化硅组成的叠层结构。

本实施例中，如果浮栅介质层101的厚度过小，很难实现浮栅与衬底100之间的电绝缘；如果所述浮栅介质层101的厚度过大，容易降低半导体结构的集成度。因此，所述浮栅介质层101的厚度在15～70埃的范围内。

此外，所述半导体结构还包括：位于第二晶体管区域ii的所述浮栅介质层101表面的浮栅层102，所述浮栅层102用于形成嵌入式闪存的浮栅。

本实施例中，所述浮栅层102的材料为多晶硅。在其他实施例中，所述浮栅层的材料还可以为锗。位于所述衬底100上的栅极结构140，所述栅极结构140包括：位于所述浮栅层102上的栅介质层110。

本实施例中，所述栅介质层110为包括第一氧化层、掩膜层和第二氧化层的叠层结构。在其他实施例中，所述栅介质层还可以为单层氧化层。

具体的，所述第一氧化层111和第二氧化层113的材料为氧化硅；所述掩 膜层的材料为氮化硅。

需要说明的是，如果所述栅介质层110的厚度过小，很难实现后续形成的控制栅与浮栅之间的电绝缘；如果所述栅介质层110的厚度过大，容易降低半导体结构的集成度。因此，本实施例中，所述栅介质层110的厚度在90～110埃的范围内。

位于所述栅介质层110上的栅极层121。

本实施例中，所述栅极层121用于形成嵌入式闪存的控制栅。

本实施例中，所述栅极层121的材料为多晶硅，多晶硅为多晶体，其中硅原子有序排列形成晶核，所述晶核形成晶粒，取向不同的晶粒之间形成晶界，晶界结构疏松，在多晶体中是原子快速扩散的通道。

本实施例中，如果所述栅极层121的厚度过大容易影响后续形成的第二晶体管区域ii逻辑器件的性能，所述栅极层121的厚度不能过大。具体的，所述栅极层121的厚度为180～220埃。

位于所述栅极层121上的无定型层120。

所述无定型层120为非晶体，非晶体中不具有晶界，能够阻止清洗剂穿过所述无定型层120和栅极层121到达栅介质层110而使栅介质层110出现孔洞。

本实施例中，所述无定型层120为硅锗层，是通过对多晶硅材料的栅介质层121进行锗离子注入形成的。在其他实施例中，所述无定型层的材料还可以为碳化硅。

本实施例中，如果所述无定型层120的厚度过小，很难起阻挡清洗剂到达栅介质层121的作用；如果所述无定型层120的厚度过大，容易影响后续形成的栅极结构的电性能。因此，具体的，所述无定型层120的厚度为40～50埃。

需要说明的是，本实施例中，所述栅极结构140还包括：位于无定型层120上的覆盖层130。

所述覆盖层130用于减少无定型层120中注入离子(锗离子)的扩散， 延长无定型层120的寿命。

本实施例中，所述覆盖层130的材料为无定型硅，无定型硅中原子呈无序排列不具有晶界，因此能够有效降低无定型层120中注入离子的扩散。

需要说明的是，如果所述覆盖层130的厚度过小很难起到降低无定型层120中离子扩散的作用；如果所述覆盖层130的厚度过大，容易降低半导体结构的集成度。因此，具体的，本实施例中，所述覆盖层130的厚度为90～110埃。

需要说明的是，本实施例中，所述栅极结构140还包括：位于所述覆盖层130上的栅材料层122。所述栅材料层122、覆盖层130、无定型层120和栅极层110用于形成嵌入式闪存的控制栅。

此外，本实施例中，在第一晶体管区域i，栅极层121、无定型层120、覆盖层120和栅材料层122用于形成所述逻辑器件栅极150。

需要说明的是，本实施例中，所述半导体结构还包括：形成于所述逻辑器件栅极150两侧衬底100中的第一源极和第一漏极；位于所述栅极结构140两侧衬底100中的第二源极和第二漏极。

综上，本发明的半导体结构具有覆盖栅极层的无定型层，所述无定型层为非晶体，所述无定型层为非晶体，非晶体中的原子成无序排列，不存在晶界，从而能够起到阻挡清洗剂的功能，所述无定型层能够减少穿过所述栅极层到达栅介质层的清洗剂，从而能够减小清洗剂与栅介质层发生反应形成孔洞的几率，进而提高栅介质层的质量。

其次，可选方案中，所述无定型层的厚度仅有40～50埃，无定型层的厚度较薄对形成的半导体器件电性能影响小。

此外，所述无定型层上形成有覆盖层，所述覆盖层能够减少无定型层中注入离子向外界的扩散，从而增加无定型层的寿命。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。