一种应力沟道pmos器件及其制作方法
【专利摘要】本发明提供一种应力沟道PMOS器件及其制作方法，所述制作方法包括步骤：1）提供一硅衬底，于所述硅衬底中形成沟槽结构；2）于所述沟槽结构内形成包括Si1-xCx层、Si1-yCy层及SiGe沟道层的叠层结构，其中，x的取值范围为0.001~0.3，y的取值范围为0.01~0.5，且x<y；3）于所述SiGe沟道层表面形成栅极结构；4）刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5）于所述填充槽内形成SiGe填充层。本发明通过增加了Si1-xCx层、Si1-yCy层作为SiGe沟道层的缓冲层，可以有效增大SiGe沟道层的应力，从而提高器件的性能。本发明方案简单，与传统CMOS工艺兼容，容易实现产业化。
【专利说明】一种应力沟道PMOS器件及其制作方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制作方法，特别是涉及一种应力沟道PMOS器件及其制作方法。
【背景技术】
[0002]根据国际半导体技术发展蓝图，CMOS技术将于2009年进入32nm技术节点.然而，在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题。为了跨越尺寸缩小所带来的这些障碍，要求把最先进的工艺技术整合到产品制造过程中。根据现有的发展趋势，可能被引入到32nm节点的新的技术应用，涉及如下几个方面:浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质栅结构、超浅结以及其他应变增强工程的方法，包括应力邻近效应、双重应力衬里技术、应变记忆技术、STI和PMD的高深宽比工艺、采用选择外延生长的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle ofline, M0L)和后端工艺中的金属化以及超低k介质集成等。
[0003]金属氧化物半导体场效应晶体管(MOSFET)是集成电路最重要的基本有源器件。以N型MOSFET与P型MOSFET互补形成的CMOS是深亚微米超大集成电路的组成单元。众所周知，提高MOSFET器件速度并降低产品成本的主要手段是等比例缩小特征尺寸。但随着器件尺寸进入深亚微米领域，进一步缩小尺寸将受到诸如材料、工艺和各种物理因素的潜在限制，且终究会达到其物理极限。如短沟道效应(SCE)、漏感应源势垒下降效应(DIBL)、热载流子效应(HCE)等，这将使器件性能和可靠性退化，限制特征尺寸的进一步缩小。
[0004]随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的的应变沟道工程起到越来越重要的作用。理论和经验研究已经证实，当将应力施加到晶体管的沟道中时，晶体管的载流子迁移率会得以提高或降低；然而，电子和空穴对相同类型的应变具有不同的响应。例如，在电流流动的方向上施加压应力对空穴迁移率有利，但是对电子迁移率有害。而施加张应力对电子迁移率有利，但是对空穴迁移率有害。具体而言，对于NMOS器件，在沿沟道方向引入张应力提高了其沟道中电子的迁移率；另一方面，对于PMOS器件，在沿沟道方向引入压应力提高了其沟道中空穴的迁移率。目前，在沟道中引入应变的方式也层出不穷，主要来说有两种，第一种是通过在硅衬底上外延弛豫锗硅缓冲层(buffer)层，之后外延应变硅实现沟道应变的引入；第二种是通过选择性外延技术在源漏区生长锗硅，实现在沟道区引入应变。然而，现有的种种沟道引入应力的方法，往往具有工艺复杂、应力容易消失、容易造成沟道漏电流增大等缺点。
【发明内容】
[0005]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种应力沟道PMOS器件及其制作方法，用于解决现有技术中的种种问题。
[0006]为实现上述目的及其他相关目的，本发明提供一种应力沟道PMOS器件的制作方法，至少包括以下步骤:
[0007]I)提供一娃衬底,于所述娃衬底中形成沟槽结构；
[0008]2)于所述沟槽结构内形成包括SihCx层、SLyCy层及SiGe沟道层的叠层结构，其中，X的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y ；
[0009]3)于所述SiGe沟道层表面形成栅极结构；
[0010]4)刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；
[0011]5)于所述填充槽内形成SiGe填充层。
[0012]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，步骤I)包括步骤:
[0013]1-1)于所述硅衬底中形成浅沟道隔离结构；
[0014]1-2)于所述浅沟道隔离结构内的硅衬底中形成沟槽结构。
[0015]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，步骤2)中，X的取值范围为0.005?0.1，y的取值范围为0.1?0.25。
[0016]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，步骤2)所述的SiGe沟道层中Ge的摩尔比例为0.02?0.45。
[0017]进一步地，步骤2)所述的SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。
[0018]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，步骤2)所述的SiGe沟道层中掺杂有Sn或P。
[0019]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，步骤2)还包括采用氩气、氮气及氟气对所述SiGe沟道层表面进行平坦化处理的步骤。
[0020]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，形成所述填充槽后，所述层叠结构的截面为沙漏状。
[0021]作为本发明的应力沟道PMOS器件的制作方法的一种优选方案，步骤5)所述的SiGe填充层中掺杂有Sn。
[0022]本发明还提供一种应力沟道PMOS器件，至少包括:
[0023]硅衬底，所述硅衬底中形成有沟槽结构；
[0024]叠层结构，形成于所述沟槽结构内，包括SihCx层、SipyCy层及SiGe沟道层，其中，X的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y ；
[0025]填充槽，形成于所述叠层结构与所述硅衬底之间；
[0026]SiGe填充层，填充于所述填充槽内；
[0027]栅极结构，结合于所述叠层结构表面。
[0028]作为本发明的应力沟道PMOS器件的一种优选方案，所述SihCx层与Sii_yCy层中，X的取值范围为0.005?0.1，y的取值范围为0.1?0.25。
[0029]作为本发明的应力沟道PMOS器件的一种优选方案，所述SiGe沟道层中Ge的摩尔比例为0.02?0.45。
[0030]进一步地，所述的SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。
[0031]作为本发明的应力沟道PMOS器件的一种优选方案，所述填充槽所夹的层叠结构的截面为沙漏状。
[0032]作为本发明的应力沟道PMOS器件的一种优选方案，所述SiGe沟道层中掺杂有Sn或P，所述SiGe填充层中掺杂有Sn。
[0033]如上所述，本发明提供一种应力沟道PMOS器件及其制作方法，所述制作方法至少包括以下步骤:1)提供一硅衬底，于所述硅衬底中形成沟槽结构；2)于所述沟槽结构内形成包括Si^Cx层、Si^Cy层及SiGe沟道层的叠层结构，其中，X的取值范围为0.001?0.3，Y的取值范围为0.01?0.5，且x〈y ；3)于所述SiGe沟道层表面形成栅极结构；4)刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽；5)于所述填充槽内形成SiGe填充层。本发明通过增加了 SihCx层、Sii_yCy层作为SiGe沟道层的缓冲层，可以有效增大SiGe沟道层的应力，从而提高器件的性能。本发明方案简单，与传统CMOS工艺兼容，容易实现产业化。
【专利附图】
【附图说明】
[0034]图1显示为本发明的应力沟道PMOS器件的制作方法的步骤流程示意图。
[0035]图2?图4显示为本发明的应力沟道PMOS器件的制作方法步骤I)所呈现的结构示意图。
[0036]图5显示为本发明的应力沟道PMOS器件的制作方法步骤2)所呈现的结构示意图。
[0037]图6显示为本发明的应力沟道PMOS器件的制作方法步骤3)所呈现的结构示意图。
[0038]图7显示为本发明的应力沟道PMOS器件的制作方法步骤4)所呈现的结构示意图。
[0039]图8显示为本发明的应力沟道PMOS器件的制作方法步骤5)所呈现的结构示意图。
[0040]元件标号说明
[0041]101硅衬底
[0042]102浅沟道隔离结构
[0043]103沟槽结构
[0044]104SihCx 层
[0045]105Si^yCy 层
[0046]106SiGe 沟道层
[0047]107栅极结构
[0048]108填充槽
[0049]109SiGe 填充层
[0050]Sll ?S15 步骤
【具体实施方式】
[0051]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0052]请参阅图1?图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0053]如图1?图8所示，本实施例提供一种应力沟道PMOS器件的制作方法，至少包括以下步骤:
[0054]如图1?图4所示，首先进行步骤I)S 11，提供一硅衬底101，于所述硅衬底101中形成沟槽结构103 ；
[0055]作为示例，所述硅衬底101为N型硅衬底101，或者为硅晶圆中通过离子注入形成的N阱。
[0056]在本实施例中，步骤I) Sll包括以下步骤:
[0057]如图1?图2所示，进行步骤1-1)，于所述硅衬底101中形成浅沟道隔离结构102。具体地，先于所述硅衬底101中刻蚀出浅沟槽，然后于所述浅沟槽中沉积二氧化硅，最后进行CMP抛光以完成所述浅沟道隔离结构102。
[0058]如图3所示，进行步骤1-2)，于所述浅沟道隔离结构102内的硅衬底101中形成沟槽结构103。
[0059]作为示例，先于所述硅衬底101表面形成具有刻蚀窗口的掩膜版，然后采用干法刻蚀法(如ICP干法刻蚀法)于所述浅沟道隔离结构102内的硅衬底101中形成沟槽结构103。
[0060]如图1及图5所示，然后进行步骤2)S12，于所述沟槽结构103内形成包括SihCx层1^SihyCy层105及SiGe沟道层106的叠层结构，其中，x的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y。
[0061]作为示例，在Si1Jx层104、SipyCy层105中，X的取值范围为0.005?0.1，y的取值范围为0.1?0.25。此处SipxCx层1^SipyCy层105的作用是使后续生长的SiGe沟道层106获得压缩应力，并且能保证晶体的生长质量，降低缺陷，以提高SiGe沟道层106的性能。
[0062]作为示例，所述SiGe沟道层106中Ge的摩尔比例为0.02?0.45。
[0063]作为示例，所述SiGe沟道层106中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。具体地，在生长所述SiGe沟道层106时，依次增大通入的Ge的摩尔比例，使所述SiGe沟道层106中形成自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大，其中，相邻的两个SiGe梯度层中，Ge摩尔比例的增量范围可以选择为0.02?0.05。这样的工艺可以大大减小由于晶格失配等因素造成的缺陷。
[0064]作为示例，生长所述SiGe沟道层106时，可以适当掺杂少量的Sn (锡)或P (硼)，可以增加所述SiGe沟道层106应力的稳定性。
[0065]作为示例，本步骤还包括采用氩气、氮气及氟气对所述SiGe沟道层106表面进行平坦化处理的步骤。
[0066]如图1及图6所示，接着进行步骤3) S13，于所述SiGe沟道层106表面形成栅极结构107。
[0067]具体地，首先于所述SiGe沟道层106表面形成栅氧层及多晶硅层，并于所述栅氧层及多晶硅层两侧形成侧墙结构，在本实施例中，所述侧墙结构的材料为Si3N4。
[0068]如图1及图7所示，然后进行步骤4)S14，刻蚀所述栅极结构107两侧下方的叠层结构，形成填充槽108。
[0069]作为示例，采用湿法腐蚀法于所述栅极结构107两侧下方的叠层结构中形成填充槽108，所述填充槽108的形状与所述硅衬底101的晶向有关，在本实施例中，形成所述填充槽108后，所述层叠结构的截面为沙漏状。
[0070]如图1及图8所示，最后进行步骤5) S15，于所述填充槽108内形成SiGe填充层109。
[0071]作为示例，采用化学气相沉积法于所述填充槽108内形成SiGe填充层109。
[0072]在本实施例中，所述的SiGe填充层109中掺杂有Sn (锡)。
[0073]如图8所示，本实施例还提供一种应力沟道PMOS器件，至少包括:
[0074]硅衬底101，所述硅衬底中形成有沟槽结构；
[0075]叠层结构104?106，形成于所述沟槽结构内，包括Si1Jx层1^SihyCy层105及SiGe沟道层106，其中，X的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y ；
[0076]填充槽，形成于所述叠层结构104?106与所述硅衬底101之间；
[0077]SiGe填充层109，填充于所述填充槽内；
[0078]栅极结构107，结合于所述叠层结构104?106表面。
[0079]作为示例，所述Si1Jx层104与SipyCy层105中，x的取值范围为0.005?0.1，y的取值范围为0.1?0.25。
[0080]作为示例，所述SiGe沟道层106中Ge的摩尔比例为0.02?0.45。
[0081 ] 作为示例，所述SiGe沟道层106中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大，其中，相邻的两个SiGe梯度层中，Ge摩尔比例的增量范围可以选择为0.02?0.05。
[0082]作为示例，所述填充槽106所夹的层叠结构的截面为沙漏状。
[0083]作为示例，所述SiGe沟道层106中掺杂有Sn或P，所述SiGe填充层109中掺杂有Sn。
[0084]综上所述，本发明提供一种应力沟道PMOS器件及其制作方法，所述制作方法至少包括以下步骤:1)提供一硅衬底101，于所述硅衬底101中形成沟槽结构103 ；2)于所述沟槽结构103内形成包括SLxCx层1^SipyCy层105及SiGe沟道层106的叠层结构，其中，X的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y ；3)于所述SiGe沟道层106表面形成栅极结构107 ；4)刻蚀所述栅极结构107两侧下方的叠层结构，形成填充槽108 ;5)于所述填充槽108内形成SiGe填充层109。本发明通过增加了 Si^Cx层、SLyCy层作为SiGe沟道层的缓冲层，可以有效增大SiGe沟道层的应力，从而提高器件的性能。本发明方案简单，与传统CMOS工艺兼容，容易实现产业化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0085]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种应力沟道PMOS器件的制作方法，其特征在于，至少包括以下步骤: 1)提供一娃衬底，于所述娃衬底中形成沟槽结构； 2)于所述沟槽结构内形成包括SihCx层、SipyCy层及SiGe沟道层的叠层结构，其中，X的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y ； 3)于所述SiGe沟道层表面形成栅极结构； 4)刻蚀所述栅极结构两侧下方的叠层结构，形成填充槽； 5)于所述填充槽内形成SiGe填充层。
2.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:步骤I)包括步骤: 1-1)于所述硅衬底中形成浅沟道隔离结构； 1-2)于所述浅沟道隔离结构内的硅衬底中形成沟槽结构。
3.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:步骤2)中，X的取值范围为0.005?0.1，y的取值范围为0.1?0.25。
4.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:步骤2)所述的SiGe沟道层中Ge的摩尔比例为0.02?0.45。
5.根据权利要求4所述的应力沟道PMOS器件的制作方法，其特征在于:步骤2)所述的SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。
6.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:步骤2)所述的SiGe沟道层中掺杂有Sn或P。
7.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:步骤2)还包括采用氩气、氮气及氟气对所述SiGe沟道层表面进行平坦化处理的步骤。
8.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:形成所述填充槽后，所述层叠结构的截面为沙漏状。
9.根据权利要求1所述的应力沟道PMOS器件的制作方法，其特征在于:步骤5)所述的SiGe填充层中掺杂有Sn。
10.一种应力沟道PMOS器件，其特征在于，至少包括: 硅衬底，所述硅衬底中形成有沟槽结构； 叠层结构，形成于所述沟槽结构内，包括SihCx层、Sii_yCy层及SiGe沟道层，其中，X的取值范围为0.001?0.3，y的取值范围为0.01?0.5，且x〈y ； 填充槽，形成于所述叠层结构与所述硅衬底之间； SiGe填充层，填充于所述填充槽内； 栅极结构，结合于所述叠层结构表面。
11.根据权利要求10所述的应力沟道PMOS器件，其特征在于:所述SihCx层与Si1Jy层中，X的取值范围为0.005?0.1，y的取值范围为0.1?0.25。
12.根据权利要求10所述的应力沟道PMOS器件，其特征在于:所述SiGe沟道层中Ge的摩尔比例为0.02?0.45。
13.根据权利要求12所述的应力沟道PMOS器件，其特征在于:所述SiGe沟道层中包括自下往上排列的多个SiGe梯度层，且自下往上排列的多个SiGe梯度层中Ge的摩尔比例依次增大。
14.根据权利要求10所述的应力沟道PMOS器件，其特征在于:所述填充槽所夹的层叠结构的截面为沙漏状。
15.根据权利要求10所述的应力沟道PMOS器件，其特征在于:所述SiGe沟道层中掺杂有Sn或P，所述SiGe填充层中掺杂有Sn。
【文档编号】H01L29/06GK104347705SQ201310323926
【公开日】2015年2月11日 申请日期:2013年7月29日 优先权日:2013年7月29日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司