包括小于沟道面积的活跃浮栅区面积的器件的制作方法

包括小于沟道面积的活跃浮栅区面积的器件的制作方法
【专利摘要】一种包括漏极、沟道、浮栅和控制栅的器件。沟道围绕漏极并且具有沟道面积。浮栅包括具有活跃浮栅区面积的活跃浮栅区。控制栅经由控制电容耦合到活跃浮栅区，其中活跃浮栅区面积小于沟道面积。
【专利说明】包括小于沟道面积的活跃淳栅区面积的器件

【背景技术】
[0001] 在喷墨打印头中，在N沟道金属氧化物半导体（NM0S)芯片中已经使用熔丝技术 (fuse technology)。在这些芯片中，选择性地燃烧烙丝来对位进行编程。然而，烙丝技术 和以该方式对熔丝进行编程具有缺点。熔丝相对大并且可以是不可靠的。并且，燃烧熔丝 可以在编程期间损害喷墨的孔口层（orifice layer)，并且，在熔丝燃烧完之后，来自熔丝的 金属碎屑可以被吸入墨水中并且引起在喷墨笔中的阻塞，导致不良质量的打印。
[0002] 近年来，已经开发了电可编程只读存储器（EPROM)器件。这些EPROM器件包括没 有熔丝的行和列的传导性网格。代替地，存储器单元定位在每个行/列交叉处。每个存储 器单元包括晶体管结构和由薄的介电层彼此分离的两个栅极。栅极中的一个是浮栅并且另 一个是控制栅或者输入栅。在未编程的存储器单元中，浮栅没有电荷，其使得阈值电压是低 的。在已编程的存储器单元中，以电子对浮栅进行充电并且阈值电压较高。为对存储器单 元编程，编程电压(例如10到16伏特）被施加到控制栅和漏极。编程电压将受激的电子拖 到浮栅，由此增加阈值电压。具有较低阈值电压的存储器单元是一个逻辑值并且具有较高 阈值电压的存储器单元是另一逻辑值。
[0003] 为读取EPR0M单元的状态，在EPR0M单元的串行路径上偏置行列选择晶体管。经 由行列选择晶体管读取指示EPR0M单元的逻辑值的EPR0M单元的电阻。较高的EPR0M电阻 减少信噪比并且改进可靠性。
[0004] 出于这些和其他原因，存在针对本发明的需要。

【专利附图】

【附图说明】
[0005] 图1是图示了 EPR0M单元的一个示例的图。
[0006] 图2是图示了在EPR0M芯片中的层的一个示例的图。
[0007] 图3是图示了使用图2的EPR0M芯片的层的EPR0M单元的一个示例的图。
[0008] 图4是图示了 EPR0M阵列的一个示例的图。
[0009] 图5是图示了使用图2的EPR0M芯片的层的栅耦合的EPR0M单元的一个示例的图。
[0010] 图6是图示了使用图2的EPR0M芯片的层的栅耦合的EPR0M单元的另一示例的图。
[0011] 图7是图示了包括栅耦合EPR0M单元的EPR0M阵列的一个示例的图。
[0012] 图8是图示了包括EPR0M单元的单独和并行寻址的系统的一个示例的图。
[0013] 图9是图示了 EPR0M位的一个示例的图。
[0014] 图10是图示了使用图2的EPR0M芯片的层的EPR0M单元的一个示例的顶视图。
[0015] 图11A是图示了在EPR0M单元中的层和在EPR0M单元中的电容的一个示例的图。
[0016] 图11B是图示了图11A的EPR0M单元的电容的图。
[0017] 图12A是EPR0M单元的沿着图12B的线A-A的取得的横截面图。
[0018] 图12B是图示了 EPR0M单元的一个示例的顶视图。
[0019] 图13是图示了具有每个都小于沟道宽度的活跃浮栅宽度和活跃沟道宽度的 EPR0M单元的一个示例的顶视图。
[0020] 图14A是图示了具有源极区、漏极区和沟道的衬底的一个示例的图。
[0021] 图14B是图示了布置在沟道上的浮栅的一个示例的图。
[0022] 图14C是图示了布置在浮栅、漏极区和源极区上的第二介电层的一个示例的图。
[0023] 图14D是图示了蚀刻的第二介电层的一个示例的图。
[0024] 图14E是图示了布置在第二介电层、浮栅、漏极区和源极区上的金属1层的一个示 例的图。
[0025] 图14F是图示了在蚀刻金属1层来形成浮栅引线、漏极引线和源极引线之后的 EPROM单元的一个示例的图。
[0026] 图15A是图示了未编程的EPROM单元的导通电阻的图。
[0027] 图15B是图示了已编程的EPROM单元的导通电阻的图。
[0028] 图16是图示了喷墨打印系统的一个示例的图。

【具体实施方式】
[0029] 在下文详细的描述中，参考形成描述的一部分的附图，并且在附图中通过图示的 方式示出了在其中可以实现本发明的具体实施例。在这点上，参考描述的(一个或多个）图 的定向使用诸如"顶"、"底"、"前"、"后"、"在前"、"在后"等等的方向性术语。因为可以以多 个不同的定向定位实施例的部件，所以出于说明的目的并且绝不限制地使用方向性术语。 应理解在没有背离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑 改变。因此，下文详细的描述不应被视为有限制意义，并且本发明的范围由所附权利要求书 限定。应理解本文描述的各种实施例的特征可以彼此组合，除非特别指出。
[0030] 图1是图示了 EPROM单元20的一个示例的图，所述EPROM单元20提供较高和可 调谐的导通电阻Ron以及增加的控制栅电容与浮栅电容比用于改进的EPR0M性能和在已编 程的导通电阻Ron中的较小的标准偏差。可以在诸如喷墨打印头系统的系统中使用诸如 EPR0M单元20的EPR0M单元。
[0031] EPR0M单元20包括具有源极24、漏极26和沟道28的半导体衬底22,其中沟道28 位于源极24和漏极26之间。浮栅30位于沟道28之上和也被称为控制栅32的输入栅32 位于浮栅30之上。源极24包括N+掺杂区并且漏极26包括N+掺杂区。沟道28是位于源 极24和漏极26的N+掺杂区之间的p掺杂区。
[0032] 控制栅32经由也被称为控制电容的控制栅电容电容耦合到浮栅30,所述控制栅 电容包括位于控制栅32和浮栅30之间的介电材料34。在控制栅32处的电压经由控制电 容耦合到浮栅30。在浮栅30和在沟道28之上的衬底22之间布置另一层介电材料的层36。
[0033] 沟道28围绕漏极26并且具有沟道面积和沟道长宽比。浮栅30包括具有活跃浮 栅区面积和活跃浮栅区长宽比的活跃浮栅区。在一个示例中，活跃浮栅区面积小于沟道面 积。在一个示例中，活跃浮栅区长宽比大于沟道长宽比。
[0034] 为对EPR0M单元20编程，将高电压偏置施加到漏极26。在漏极26上的该高电压 偏置生成高能的"热"载流子或者电子。在控制栅32和漏极26之间的正电压偏置将这些 热电子中的某些拉到浮栅30上。随着电子被拉到浮栅30上，EPR0M单元20的阈值电压， 即使得沟道28传导电流需要的电压增加。如果足够的电子被拉到浮栅30上，则阈值电压 增加到指定的阈值电压之上的电平，并且EPR0M单元20在指定的阈值电压电平处基本上阻 塞电流，其将EPROM单元20的逻辑状态从一个逻辑值改变到另一逻辑值。因此，经由注入 到浮栅30上的热载流子对EPROM单元20编程。在正常操作中，传感器(未示出）被用于检 测EPROM单元20的状态。
[0035] 图2是图示了在EPROM芯片70中的层的一个示例的图。在一个示例中，EPROM芯 片70包括诸如图1的EPR0M单元20的EPR0M单元。在一个示例中，在喷墨打印头中使用 EPR0M芯片70。在一个示例中，EPR0M芯片70是包括EPR0M的喷墨控制芯片。在一个示例 中，EPR0M芯片70是包括EPR0M的喷墨打印头管芯。
[0036] EPR0M芯片70包括半导体衬底72、氧化层74、多晶硅层76、第一介电层78、金属1 层80、第二介电层82和金属2层84。氧化层74布置在衬底72上，在衬底72和多晶硅层 76之间。第一介电层78布置在多晶娃层76上，在多晶娃层76和金属1层80之间。第二 介电层82布置在金属1层80上并且将金属1层80与金属2层84分离。金属1层80和 金属2层84提供诸如行线和列线的寻址线以及在EPR0M芯片70中的其他连接。在一个示 例中，氧化层74是二氧化硅（Si02)。在一个示例中，第二介电层82包括氮化硅。在一个示 例中，第二介电层82包括碳化娃。在一个不例中，第二介电层82包括氮化娃和碳化娃。
[0037] 图3是图示了使用图2的EPR0M芯片70的层的EPR0M单元90的一个示例的图。 在一个示例中，图1的EPR0M单元20类似于EPR0M单元90。在一个示例中，在喷墨打印头 系统中使用EPR0M单元90。在一个示例中，在喷墨控制芯片中使用EPR0M单元90。在一个 示例中，在喷墨打印头管芯中使用EPR0M单元90。在其他示例中，使用不同工艺的层创建 EPR0M 单元 90。
[0038] EPR0M单元90包括衬底72,衬底72具有N+源极区92和94、N+漏极区96和包括 P沟道区98a和98b的p沟道98。漏极区96包括顶表面100、底部102以及在顶表面100 和底部102之间的侧部104。包括沟道区98a和98b的沟道98围绕在漏极区96的侧部104 周围的漏极区96。沟道98位于源极区92和漏极区96之间，并且位于源极区94和漏极区 96之间。在一个示例中，源极区92和94连接并且是围绕沟道98的一个连续的源极区的一 部分。
[0039] 沟道98包括在漏极区96周围的闭合曲线结构，其中曲线被定义为类似于线的对 象，但不需要是直的，其要求（entail)线是曲线的特例，即具有零曲率的曲线。而且，闭合曲 线被定义为连接起来并且没有端点的曲线。在一个示例中，沟道98包括在漏极区96周围 的圆（rounded)的闭合曲线结构，其中圆的闭合曲线是具有至少一个圆角或拱形角或者没 有角的闭合曲线，使得其没有尖锐或者有角度的角。在一个示例中，包括沟道区98a和98b 的沟道98是在漏极区96周围的矩形形状的沟道。在一个示例中，包括沟道区98a和98b 的沟道98是在漏极区96周围的椭圆形形状的沟道。在一个示例中，包括沟道区98a和98b 的沟道98是在漏极区96周围的圆形形状的沟道。在一个示例中，包括沟道区98a和98b的 沟道98具有多条直边和至少一个圆角来形成在漏极区96周围的圆的闭合曲线沟道。在一 个示例中，包括沟道区98a和98b的沟道98具有至少一个圆的外角来形成在漏极区96周 围的圆的闭合曲线沟道。在一个示例中，包括沟道区98a和98b的沟道98具有至少一个圆 的外角和至少一个矩形内角来形成在漏极区96周围的圆的闭合曲线沟道。
[0040] EPR0M单元90包括耦合在金属1层80和金属2层84之间的电容，其中金属1层 80和金属2层84形成平行相对的电容器极板106和108。在金属1层80中形成一个电容 器极板106并且在金属2层84中形成另一电容器极板108。在金属2层84中形成的电容 器极板108是EPROM单元90的控制栅108。输入电压Vin被施加到控制栅108并且电容耦 合到电容器极板106。在一个示例中，控制栅108类似于控制栅32 (在图1中示出）。
[0041] 在多晶硅层76中形成平行的浮栅110,其中浮栅110包括分别位于沟道区98a和 98b之上的多晶硅浮栅区76a和76b。在介电层78中的破裂或者孔允许在金属1层80中 的电容器极板106电耦合到包括浮栅区76a和76b的浮栅110。由氧化层74将浮栅110与 衬底72分离。
[0042] 围绕漏极区96的沟道98具有沟道面积和沟道长宽比。浮栅110包括具有活跃浮 栅区面积和活跃浮栅区长宽比的活跃浮栅区。在一个示例中，活跃浮栅区面积小于沟道面 积。在一个示例中，活跃浮栅区长宽比大于沟道长宽比。
[0043] 为对EPROM单元90编程，高输入电压脉冲被施加到控制栅108和漏极区96,跨漏 极区96施加到源极区92和94。这生成了高能的"热"载流子或电子。在控制栅108和漏 极区96之间的正电压偏置将这些热电子中的某些拉到浮栅110上。随着电子被拉到浮栅 110上，EPROM单元90的阈值电压，即使得沟道98来传导电流需要的电压增加。如果足够 的电子被拉到浮栅110上，则阈值电压增加到指定的阈值电压之上的电平，并且EPROM单元 90在指定阈值电压电平处基本上阻塞电流，其将EPROM单元90的逻辑状态从一个逻辑值改 变到另一逻辑值。因此，经由到浮栅110上的热载流子注入对EPR0M单元90编程。
[0044] 为读取或感测EPR0M单元90的状态，使用传感器(未示出)检测阈值电压和/或测 量导通电阻。可以通过设置栅极/漏极电压并且测量相应的电流或者通过设置电流并且测 量电压来完成读取或感测EPR0M单元90的状态。从未编程的状态到已编程的状态，EPR0M 单元90的测量的导通电阻改变到大约2倍（change by a factor of about 2)。
[0045] 图4是图示了包括布置在行和列中的EPROM单元122的EPROM阵列120的一个示 例的图。在一个示例中，EPR0M单元122中的每个类似于图1的EPR0M单元20。
[0046] EPR0M单元122中的每个包括控制栅124、漏极126和源极128。控制栅124在130 处电耦合输入电压Vin。漏极126电耦合到一起并且经由包括漏极线134a和134b的漏极 线134电耦合到串联电阻器132。串联电阻器132的其他侧在130处电耦合输入电压Vin。 源极128电耦合到行晶体管136的漏极，其中行晶体管136的源极经由列线140a和140b电 耦合到列晶体管138a和138b的漏极。列晶体管138a和138b的源极电耦合到在142a和 142b处的参考，诸如地。行晶体管136和列晶体管138a和138b提供EPR0M单元122的选 择用于编程和读取。
[0047] 行线144a和144b电耦合到行晶体管136的栅极。行线144a在144a处向在一行 中的行晶体管136的栅极提供行信号R0W1，并且行线144b在144b处向在另一行中的行晶 体管136的栅极提供行信号R0W2。在给定列中的行晶体管136的源极电耦合到一起并且 电耦合到对应于给定列的列晶体管138a和138b中的一个的漏极。每个列晶体管138a和 138b的栅极经由列选择线(未示出）电耦合到列选择信号。
[0048] 通过将电压脉冲施加到EPR0M单元122的控制栅124和漏极126,跨漏极126施加 到EPR0M单元122的源极128来对EPR0M单元122中的每个编程。这向浮栅146提供了热 载流子或电子。编程需要的时间是至少浮栅电压、被吸引到浮栅的热电子的量、需要的阈值 电压和在衬底和浮栅之间的栅氧化物的厚度的函数。针对EPR0M单元122中的每个，控制 栅124经由电阻器132耦合到漏极126来限制击穿电流。在一个示例中，电阻器132具有 100欧姆的电阻。
[0049] 在一个示例中，跨漏极126到源极128的编程电压接近于EPROM单元122的击穿 电压，其中击穿电压是EPROM单元122在其控制栅124在阈值电压之下、诸如零伏特的情况 下开始传导所处的电压。在一个示例中，EPROM单元122已经在大约16V的电压处被编程， 其中电路具有15V的击穿电压。在一个示例中，浮栅电压在5V到12V的范围中。在一个示 例中，阈值电压在3V到7V的范围中。
[0050] 为读取EPROM单元122中的一个，使用传感器(未示出）检测阈值电压。可以通过 设置栅极/漏极电压并且测量相应的电流或者通过设置电流并且测量电压来完成检测阈 值电压。从未被编程到被编程，EPROM单元122的导通电阻Ron改变到大约2倍。
[0051] 为对EPR0M单元122中的一个编程，通过向行线144a和144b中的一个提供行选 择电压并且向列晶体管138a和138b中的一个的栅极提供列选择电压来选择EPR0M单元 122。接下来，在130处提供诸如16V的相对高的输入电压Vin。仅选择的EPR0M单元122 具有跨漏极126到源极128的基本上完全的输入电压Vin。所有其他EPR0M单元122具有 浮到在其他端子上的电压的源极128。为感测选择的EPR0M单元122的状态，提供通过选 择的EPR0M单元122的诸如1毫安电流的电流，并且监视在130处的电压Vin。在另一示 例中，为感测选择的EPR0M单元122的状态，在130处提供诸如5V的相对低的输入电压脉 冲Vin，并且监视通过选择的EPR0M单元122的电流。在其他示例中，每个EPR0M单元122 具有耦合到它的不同的控制晶体管，其中经由耦合到相应的控制晶体管的控制线选择每个 EPR0M 单元 122。
[0052] 图5是图示了使用图2的EPR0M芯片70的层的栅耦合的EPR0M单元160的一个 示例的图。在一个示例中，图1的EPR0M单元20类似于EPR0M单元160。在一个示例中，在 喷墨打印头系统中使用EPR0M单元160。在一个示例中，在喷墨控制芯片中使用EPR0M单 元160。在一个示例中，在喷墨打印头管芯中使用EPR0M单元160。在其他示例中，使用不 同工艺的层创建EPR0M单元160。
[0053] EPR0M单元160包括使它们的浮栅166和168电耦合到一起的两个器件162和 164。第一器件162包括浮栅166并且第二器件164包括浮栅168。浮栅166经由浮栅连 接170电耦合到浮栅168。第一器件162操作为控制栅并且第二器件164提供通过EPR0M 单元160的导通电阻Ron。在一个示例中，浮栅166和168由多晶硅层76 (在图2中示出） 制成。在一个示例中，浮栅连接170由金属1层80 (在图2中示出）制成。
[0054] 第一器件162包括具有源极174、漏极176和沟道178的半导体衬底172,其中沟 道178位于源极174和漏极176之间。浮栅166位于沟道178之上。源极174包括N+掺 杂区并且漏极176包括N+掺杂区。沟道178是位于源极174和漏极176的N+掺杂区之间 的P掺杂区。介电材料层180在沟道178之上布置在浮栅166和衬底172之间。在一个示 例中，包括源极174、漏极176和沟道178的半导体衬底172是衬底72(在图2中示出）。在 一个示例中，介电材料层180由氧化层74 (在图2中示出）制成。
[0055] 第一器件162包括在漏极176处的第一控制端子控制1和在源极174处的第二控 制端子控制2。这些控制端子经由也被称为控制电容的控制栅电容电容耦合到浮栅166,所 述控制栅电容包括位于浮栅166和衬底172之间在沟道178之上的介电材料180。在控制 端子控制1和控制2处的电压经由控制电容耦合到浮栅166。
[0056] 在浮栅166处的电压取决于源极174和漏极176的重叠电容。重叠电容和第一器 件166的栅电容将在第一控制端子控制1和第二控制端子控制2处的电压耦合到浮栅166。 标准EPROM使用在控制栅和浮栅之间的介电层中的电容来将电压耦合到浮栅。与此相对， 在栅耦合EPROM单元160中，在第一控制端子控制1处的栅极到漏极的重叠电容将在第一 控制端子控制1处的电压耦合到浮栅166,并且在第二控制端子控制2处的栅极到源极的重 叠电容将在第二控制端子控制2处的电压耦合到浮栅166。在反方向中使用介电材料180 来提供控制电容。
[0057] 第二器件164包括具有源极182、漏极184和沟道186的半导体衬底172,其中沟 道186位于源极182和漏极184之间。浮栅168位于沟道186之上。源极182包括N+掺 杂区并且漏极184包括N+掺杂区。沟道186是位于源极182和漏极184的N+掺杂区之间 的P掺杂区。介电材料层188在沟道186之上布置在浮栅168和衬底172之间。在一个示 例中，包括源极182、漏极184和沟道186的半导体衬底172是衬底72(在图2中示出）。在 一个示例中，介电材料层188由氧化层74 (在图2中示出）制成。
[0058] 沟道186围绕漏极184并且具有沟道面积和沟道长宽比。浮栅168包括具有活跃 浮栅区面积和活跃浮栅区长宽比的活跃浮栅区。在一个示例中，活跃浮栅区面积小于沟道 面积。在一个示例中，活跃浮栅区长宽比大于沟道长宽比。
[0059] 在一个不例中，第一器件164的源极174和漏极176电稱合到一起。在一个不例 中，第一器件164的源极174电耦合到第二器件166的漏极184。在一个示例中，如果不需 要电阻器来例如通过经由控制脉冲宽度限制过热或者通过依赖在阵列中的选择晶体管的 电阻而限制漏极电流，则第一控制端子控制1、第二控制端子控制2和漏极184全部电耦合 到一起，其提供在小的面积中的高水平的耦合。
[0060] 替代地，为限制漏极电流，漏极184电耦合到第二控制端子控制2并且电阻器190 (以虚线示出）电耦合在第一控制端子控制1和第二控制端子控制2之间。在另一方法中， 为限制漏极电流，源极174电耦合到漏极176并且电阻器192 (以虚线示出）电耦合在漏极 184和源极174之间或漏极184和漏极176之间。在一个示例中，第一控制端子控制1和第 二控制端子控制2以及漏极184电耦合到分离的电压。
[0061] 为对EPROM单元160编程，将高电压偏置施加到第一器件162的漏极176和源极 174。在漏极176和源极174上的该高电压偏置生成高能的"热"载流子或电子，并且向浮 栅166和168提供一定量的热电子。随着电子被拉到浮栅166和168上，第二器件164的 阈值电压、即使得沟道186传导电流需要的电压增加。如果足够的电子被拉到浮栅166和 168上，则阈值电压增加到指定的阈值电压之上的电平，并且EPROM单元160在指定的阈值 电压电平处基本上阻塞电流，其将EPROM单元160的逻辑状态从一个逻辑值改变到另一逻 辑值。因此，经由到浮栅166和168上的热载流子注入对EPR0M单元160编程。
[0062] 编程需要的时间是在浮栅166和168上的电压、被吸引到浮栅166和168的热电子 的量、期望的阈值电压改变、总的栅结构电容和介电层180的厚度的函数，其中介电层180 的厚度确定到达浮栅166和168的高能热电子的百分比。在浮栅166和168上的电压取决 于在漏极176和源极174上的电压以及衬底172到浮栅166和168的耦合比。在一个示例 中，在浮栅166和168上的电压在5到12伏特的范围中。在一个示例中，介电层180的厚 度是大约700埃（Angstrom)。
[0063] 当以在漏极184上接近于第二器件164的击穿电压的电压并且在以较高电流完成 编程时，在编程期间提供的热电子的量较高。击穿电压是第二器件164在栅极阈值电压之 下(栅极在零伏特处）的情况下开始传导所处的电压。在一个示例中，在大约16V的电压处 对EPROM单元160编程，其中第二器件164具有15伏特的击穿电压。在一个示例中，以25 mA电流对EPROM单元160编程。
[0064] 为读取和感测EPROM单元160的状态，使用传感器(未示出)检测跨EPROM单元160 的阈值电压和/或测量导通电阻Ron。可以通过设置栅极/漏极电压并且测量相应的电流 或者通过设置电流并且测量电压来完成读取或感测EPR0M单元160的状态。EPR0M单元160 的测量的导通电阻Ron从未编程的状态到已编程的状态改变到大约2倍。
[0065] 图6是图示了使用图2的EPR0M芯片70的栅耦合的EPR0M单元200的一个示例 的图。EPR0M单元200类似于图5的EPR0M单元160。在一个示例中，图1的EPR0M单元20 类似于EPR0M单元200。在一个示例中，在喷墨打印头系统中使用EPR0M单元200。在一个 示例中，在喷墨控制芯片中使用EPR0M单元200。在一个示例中，在喷墨打印头管芯中使用 EPR0M单元200。在其他示例中，使用不同工艺的层创建EPR0M单元200。
[0066] EPR0M单元200包括使它们的浮栅206和208电耦合到一起的两个器件202和 204。第一器件202包括浮栅206,所述浮栅206包括栅极区206a和206b，并且第二器件 204包括浮栅208,所述浮栅208包括栅极区208a和208b。浮栅206经由浮栅连接210电 耦合到浮栅208。第一器件202操作为控制栅并且第二器件204通过EPR0M单元200提供 导通电阻Ron。浮栅206和208由多晶硅层76 (在图2中示出）制成并且浮栅连接210由 金属1层80 (在图2中示出）制成。
[0067] 第一器件202包括具有N+源极区214和216、N+漏极区218和包括p沟道区220a 和220b的p沟道220的衬底212。漏极区218包括顶表面222、底部224以及在顶表面222 和底部224之间的侧部226。包括沟道区220a和220b的沟道220围绕在漏极区218的侧 部226周围的漏极区218。沟道220位于源极区214和漏极区218之间，并且位于源极区 216和漏极区218之间。半导体衬底212是衬底72 (在图2中示出）。在一个示例中，源极 区214和216连接并且是围绕沟道220的一个连续的源极区的一部分。
[0068] 沟道220包括在漏极区218周围的闭合曲线结构，其中曲线被定义为类似于线的 对象，但不需要是直的，其要求线是曲线的特例，即具有零曲率的曲线。而且，闭合曲线被 定义为连接起来并且没有端点的曲线。在一个示例中，沟道220包括在漏极区218周围的 圆的闭合曲线结构，其中圆的闭合曲线是具有至少一个圆角或拱形角或者没有角的闭合曲 线，使得其没有尖锐或者有角度的角。在一个示例中，包括沟道区220a和220b的沟道220 是在漏极区218周围的矩形形状的沟道。在一个示例中，包括沟道区220a和220b的沟道 220是在漏极区218周围的椭圆形形状的沟道。在一个示例中，包括沟道区220a和220b的 沟道220是在漏极区218周围的圆形形状的沟道。在一个示例中，包括沟道区220a和220b 的沟道220具有多条直边和至少一个圆角来形成在漏极区218周围的圆的闭合曲线沟道。 在一个示例中，包括沟道区220a和220b的沟道220具有至少一个圆的外角来形成在漏极 区218周围的圆的闭合曲线沟道。在一个示例中，包括沟道区220a和220b的沟道220具 有至少一个圆的外角和至少一个矩形内角来形成在漏极区218周围的圆的闭合曲线沟道。
[0069] 在多晶硅层76中形成浮栅206,其中浮栅206包括分别位于沟道区220a和220b 之上的多晶硅浮栅区206a和206b。介电层228位于包括浮栅区206a和206b的浮栅206 之上。在是介电层78的介电层228中的破裂或者孔允许浮栅连接210电耦合到包括浮栅 区206a和206b的浮栅206。由是氧化层74的介电层230将浮栅206从衬底212分离。
[0070] 第一器件202包括在漏极区218处的第一控制端子控制1和在源极区214中的一 个或多个处的第二控制端子控制2。这些控制端子经由也被称为控制电容的控制栅电容电 容耦合到浮栅206,所述控制栅电容包括位于浮栅206和衬底212之间在沟道220之上的介 电层230。在控制端子控制1和控制2处的电压经由控制电容耦合到浮栅206。第一器件 202和控制端子控制1和控制2类似于控制栅32 (在图1中示出）。
[0071] 在浮栅206处的电压取决于源极区214和216与漏极218的重叠电容。重叠电容 和第一器件202的栅电容将在第一控制端子控制1和第二控制端子控制2处的电压耦合到 浮栅206。在栅耦合EPROM单元200中，在第一控制端子控制1处栅极到漏极的重叠电容将 在第一控制端子控制1处的电压耦合到浮栅206,并且在第二控制端子控制2处的栅极到源 极的重叠电容将在第二控制端子控制2处的电压耦合到浮栅206。在反方向中使用介电材 料230来提供控制电容。
[0072] 第二器件204包括具有N+源极区234和236、N+漏极区238和包括p沟道区240a 和240b的p沟道240的半导体衬底212。漏极区238包括顶表面242、底部244和在顶表 面242和底部244之间的侧部246。包括沟道区240a和240b的沟道240围绕在漏极区238 的侧部246周围的漏极区238。沟道240位于源极区234和漏极区238之间，并且位于源极 区236和漏极区238之间。半导体衬底212是衬底72 (在图2中示出）。在一个示例中，源 极区234和236连接并且是围绕沟道240的一个连续的源极区的一部分。
[0073] 沟道240包括在漏极区238周围的闭合曲线结构，其中曲线被定义为类似于线的 对象，但不需要是直的，其要求线是曲线的特例，即具有零曲率的曲线。而且，闭合曲线被 定义为连接起来并且没有端点的曲线。在一个示例中，沟道240包括在漏极区238周围的 圆的闭合曲线结构，其中圆的闭合曲线是具有至少一个圆角或拱形角或者没有角的闭合曲 线，使得其没有尖锐或者有角度的角。在一个示例中，包括沟道区240a和240b的沟道240 是在漏极区238周围的矩形形状的沟道。在一个示例中，包括沟道区240a和240b的沟道 240是在漏极区238周围的椭圆形形状的沟道。在一个示例中，包括沟道区240a和240b的 沟道240是在漏极区238周围的圆形形状的沟道。在一个示例中，包括沟道区240a和240b 的沟道240具有多条直边和至少一个圆角来形成在漏极区238周围的圆的闭合曲线沟道。 在一个示例中，包括沟道区240a和240b的沟道240具有至少一个圆的外角来形成在漏极 区238周围的圆的闭合曲线沟道。在一个示例中，包括沟道区240a和240b的沟道240具 有至少一个圆的外角和至少一个矩形内角来形成在漏极区238周围的圆的闭合曲线沟道。
[0074] 在多晶硅层76中形成浮栅208,其中浮栅208包括分别位于沟道区240a和240b 之上的多晶硅浮栅区208a和208b。介电层228位于包括浮栅区208a和208b的浮栅208 之上。在是介电层78的介电层228中的破裂或者孔允许浮栅连接210电耦合到包括浮栅 区208a和208b的浮栅208。由是氧化层74的介电层230将浮栅208从衬底212分离。
[0075] 围绕漏极区238的沟道240具有沟道面积和沟道长宽比。浮栅208包括具有活跃 浮栅区面积和活跃浮栅区长宽比的活跃浮栅区。在一个示例中，活跃浮栅区面积小于沟道 面积。在一个示例中，活跃浮栅区长宽比大于沟道长宽比。
[0076] 第一器件202的源极区214和216以及漏极区218和第二器件204的漏极区238 可以彼此电耦合，并且电耦合到电阻器，如针对在图5的EPROM单元160中的第一器件164 的源极174和漏极176以及第二器件166的漏极184描述的那样。
[0077] 为对EPROM单元200编程，将高电压偏置施加到第一器件202的漏极区218以及源 极区214和216。在漏极区218以及源极区214和216上的该高电压偏置生成高能的"热" 载流子或电子，并且向浮栅206和208提供一定量的热电子。随着电子被拉到浮栅206和 208上，第二器件204的阈值电压、即使得沟道240传导电流需要的电压增加。如果足够的 电子被拉到浮栅206和208上，则阈值电压增加到指定的阈值电压之上的电平，并且EPROM 单元200在指定的阈值电压电平处基本上阻塞电流，其将EPROM单元200的逻辑状态从一 个逻辑值改变到另一逻辑值。因此，经由到浮栅206和208上的热载流子注入对EPROM单 兀200编程。
[0078] 编程需要的时间是在浮栅206和208上的电压、被吸引到浮栅206和208的热电子 的量、期望的阈值电压改变、总的栅结构电容和介电层230的厚度的函数，其中介电层230 的厚度确定到达浮栅206和208的高能热电子的百分比。在浮栅206和208上的电压取决 于在漏极区218以及源极区214和216上的电压以及衬底212到浮栅206和208的耦合比。 在一个示例中，在浮栅206和208上的电压在5到12伏特的范围中。在一个示例中，介电 层230的厚度是大约700埃。
[0079] 当以接近于第二器件204的击穿电压的漏极区218上的电压并且在以较高电流完 成编程时，在编程期间提供的热电子的量较高。击穿电压是第二器件204在栅极在阈值电 压之下(栅极在零伏特处）的情况下开始传导所处的电压。在一个示例中，在大约16V的电 压处对EPR0M单元200编程，其中第二器件204具有15伏特的击穿电压。在一个示例中， 以25 mA电流对EPR0M单元200编程。
[0080] 为读取和感测EPR0M单元200的状态，使用传感器(未示出)检测跨EPR0M单元200 的阈值电压和/或测量导通电阻Ron。可以通过设置栅极/漏极电压并且测量相应的电流 或者通过设置电流并且测量电压来完成读取或感测EPR0M单元200的状态。EPR0M单元200 的测量的导通电阻Ron从未编程的状态到已编程的状态改变到大约2倍。
[0081] 图7是图示了包括以行和列布置的栅耦合EPR0M单元302的EPR0M阵列300的一 个示例的图。在一个示例中，EPR0M单元302中的每个类似于图1的EPR0M单元20。在一 个示例中，EPR0M单元302中的每个类似于图5的EPR0M单元160。在一个示例中，EPR0M 单元302中的每个类似于图6的EPROM单元200。
[0082] EPR0M单元302中的每个包括操作为控制栅的第一器件304和提供EPR0M单元302 的导通电阻Ron的第二器件306。第一器件304包括经由浮栅连接312电耦合到第二器件 306的浮栅310的浮栅308。第一器件304的漏极和源极彼此电耦合并且耦合到第二器件 306的漏极以及在314处耦合到输入电压Vin。第二器件306的源极电耦合到行晶体管316 的漏极，其中行晶体管316的源极电经由列线320a和320b电耦合到列晶体管318a和318b 的漏极。列晶体管318a和318b的源极电耦合到在322a和322b处的参考，诸如地。行晶 体管316以及列晶体管318a和318b提供对EPR0M单元302的选择用于编程和读取。
[0083] 行线324a和324b电耦合到列晶体管316的栅极。行线324a在324a处向在一行 中的行晶体管316的栅极提供行信号R0W1，并且行线324b在324b处向在另一行中的行晶 体管316的栅极提供行信号R0W2。在给定列中的行晶体管316的源极电耦合到一起并且 电耦合到对应于给定列的列晶体管318a和318b中的一个的漏极。每个列晶体管318a和 318b的栅极经由列选择线(未示出）电耦合到电压源。
[0084] 可选地，漏极电流限制电阻器(未示出）可以被添加到EPROM单元302中的每个， 如关于图5描述的那样。而且，不是用于EPROM单元302中的每个的单独的电阻器，而是可 以提供单个电阻器326 (以虚线示出)来并行馈给EPROM单元302。电阻器326可以连接在 314处的电压Vin和在EPROM单元302的每个中的第二器件306的漏极之间，具有从在314 处的Vin到电阻器326的单个的线以及从电阻器326延伸到在阵列中的EPR0M单元302的 每个中的第二器件306的漏极的分离的线328 (以虚线示出），其中在EPR0M单元302的每 个中的第一器件304的源极和漏极之间的连接然后被移除，并且在EPR0M单元302的每个 中的第一器件304的漏极电耦合到在314处的Vin。
[0085] 经由施加到第一器件304的漏极和源极的高电压偏置对EPROM单元302中的每个 编程。该高电压偏置生成高能的"热"载流子或电子，并且向浮栅308和310提供一定量的 热电子。随着电子被拉到浮栅308和310上，第二器件306的阈值电压增加。如果足够的 电子被拉到浮栅308和310上，则阈值电压增加到指定的阈值电压之上的电平，并且EPR0M 单元302改变逻辑状态。
[0086] 编程需要的时间是在浮栅308和310上的电压、被吸引到浮栅308和310的热电 子的量、期望的阈值电压改变、总的栅结构电容和介电层的厚度的函数，其中介电层的厚度 确定到达浮栅308和310的高能热电子的百分比。
[0087] 当以第二器件306的漏极上接近于第二器件306的击穿电压的电压并且以较高电 流完成编程时，在编程期间提供的热电子的量较高。在一个示例中，在大约16V的电压处对 EPR0M单元302中的每个编程，其中第二器件306具有15伏特的击穿电压。在一个示例中， 以25 mA电流对EPR0M单元302中的每个编程。为读取或感测EPR0M单元302中的每个的 状态，使用传感器(未示出)检测跨EPR0M单元302的阈值电压和/或测量导通电阻Ron。可 以通过设置栅极/漏极电压并且测量相应的电流或者通过设置电流并且测量电压来完成 读取或感测EPR0M单元302的状态。EPR0M单元302的测量的导通电阻Ron从未编程的状 态到已编程的状态改变到大约2倍。
[0088] 为对EPR0M单元302中的一个编程，通过向行线324a和324b中的一个提供行选择 电压并且向列晶体管318a和318b中的一个的栅极提供列选择电压来选择EPR0M单元302。 接下来，在314处提供诸如16V的相对高的输入电压Vin。仅选择的EPR0M单元302具有跨 EPR0M单元302的基本上完全的输入电压Vin。所有其他EPR0M单元302具有浮到在其他 端子上的电压的第二器件306的源极。为感测选择的EPR0M单元302的状态，在314处提 供诸如5V的相对低的输入电压脉冲Vin，并且监视通过选择的EPR0M单元302的电流。在 其他示例中，每个EPR0M单元302具有耦合到它的不同的控制晶体管，其中经由耦合到相应 的控制晶体管的一个控制线选择每个EPR0M单元302。
[0089] 图1、3、5和6是分别图示了 EPR0M单元20、90、160和200的示例的图，所述EPR0M 单元20、90、160和200可以用于提供较高和可调谐的导通电阻Ron和增加的控制栅电容与 浮栅电容的比用于改进的EPR0M性能和在已编程的导通电阻Ron中的较小的标准偏差。可 以在诸如喷墨打印头系统的系统中使用诸如EPROM单元20、90、160和200的EPROM单元。
[0090] 在喷墨打印头系统中，诸如EPROM单元20、90、160和200的EPROM单元可以被用 于存储标识（ID)信息。随着智能特征被添加到打印机并且随着安全需要增加，需要更多 EPROM单元来存储相关的信息。该ID信息可以包括产品类型、系列号、墨滴重量和客户忠实 度/认证信息。然而，增加在打印头集成电路管芯上的EPR0M单元的数量，将减少在打印头 管芯上针对其他功能可用的基板面（real estate)的量，或者其导致增加打印头管芯的大 小或两者，这增加打印头的成本。为实现较高的信息或位的密度，可以经由单独和并行的寻 址来对EPR0M单元编码以获得针对每个EPR0M单元的多于两个状态的等同物。
[0091] 图8是图示了包括单独和并行的寻址来获得针对每个EPR0M单元的多于两个状态 的系统400的一个示例的图。系统400包括EPR0M存储器402和相关联的电路404。EPR0M 存储器402经由存储器路径406通信地耦合到电路404。在一个示例中，EPROM存储器402 经由存储器路径406电耦合到电路404。在一个示例中，系统400是喷墨打印头系统的一部 分。在一个不例中，系统400是喷墨控制芯片的一部分。在一个不例中，系统400是喷墨打 印头管芯的一部分。
[0092] EPR0M存储器402包括可以被单独地选择和编程以及被单独地和在EPR0M单元的 并行组合中选择和读取的EPR0M单元。在一个示例中，EPR0M单元中的每个存储未编程状态 和已编程状态之一。在一个示例中，EPR0M存储器402包括类似于图1的EPR0M单元20的 EPR0M单元。在一个示例中，EPR0M存储器402包括类似于图3的EPR0M单元90的EPR0M 单元。在一个示例中，EPROM存储器402包括类似于图5的EPROM单元160的EPROM单元。 在一个示例中，EPR0M存储器402包括类似于图6的EPR0M单元200的EPR0M单元。
[0093] 电路404单独地或者在EPR0M单元的并行组合中选择在EPR0M存储器402中的 EPR0M单元来经由存储器路径406编程和读取EPR0M单元。电路404包括编程电路408、测 量电路410和电压供应412。为对在EPR0M存储器402中的EPR0M单元编程，电路404选 择EPR0M单元中的一个，并且编程电路408控制电压供应412来向选择的EPR0M单元提供 编程电压。为读取EPR0M存储器402,电路404单独地或者在EPR0M单元的并行组合中选 择EPR0M单元中的一个，并且测量电路410控制电压供应412来测量选择的EPR0M单元或 者选择的EPR0M单元的并行组合的导通电阻Ron。电路404将相应的状态分配到测量的电 阻值。
[0094] 图9是图示了在EPR0M存储器402中的EPR0M位420的一个示例的图。EPR0M位 420包括第一 EPR0M单元422和第二EPR0M单元424。第一 EPR0M单元422和第二EPR0M单 元424中的每个具有未编程状态和已编程状态，其中第一 EPR0M单元422和第二EPR0M单 元424的每个状态具有不同于其他三个状态的导通电阻值。电路404 (在图8中示出)单独 地或者并行地选择第一 EPR0M单元422和第二EPR0M单元424来对EPR0M位420编程或者 从EPR0M位420读取高达八个不同的状态。在一个方面中，EPR0M位420是多个电平(多电 平）EPR0M位420。在另一示例中，第一 EPR0M单元422和第二EPR0M单元424中的每个具 有多于两个状态，其中第一 EPR0M单元422和第二EPR0M单元424的每个状态具有不同于 第一 EPR0M单元422和第二EPR0M单元424的其他状态的导通电阻值，并且电路404单独 地或者并行地选择第一 EPR0M单元422和第二EPR0M单元424来对EPR0M位420编程或者 从EPR0M位420读取直至大于八个状态。在其他示例中，EPR0M位420包括多于两个EPR0M 单元，其中多于两个EPROM单元的每个状态具有不同于多于两个EPROM单元的其他状态的 导通电阻值，并且电路404单独地或者并行地选择多于两个EPROM单元来对EPROM位420 编程或者从EPROM位420读取直至大于八个状态。
[0095] EPR0M位420包括第一电阻器426、第二电阻器428、第一 EPR0M单元422、第二 EPR0M单元424、第一选择晶体管430、第二选择晶体管432和位地址晶体管434。第一电阻 器426的一端经由电压供应路径436电耦合到电压供应412,并且第一电阻器426的另一端 电耦合到第一 EPR0M单元422的漏极。第一 EPR0M单元422的栅极经由电压供应路径436 电耦合到电压供应412,并且第一EPR0M单元422的源极电耦合到第一选择晶体管430的漏 极。第一选择晶体管430的源极经由漏极路径438电耦合到位地址晶体管434的漏极。位 地址晶体管434的源极电耦合到在440处的参考，诸如地。第二电阻器428的一端经由电 压供应路径436电耦合到电压供应412,并且第二电阻器428的其他端电耦合到第二EPR0M 单元424的漏极。第二EPROM单元424的栅极经由电压供应路径436电耦合到电压供应 412,并且第二EPR0M单元424的源极电耦合到第二选择晶体管432的漏极。第二选择晶体 管432的源极经由漏极路径438电耦合到位地址晶体管434的漏极。
[0096] 第一 EPR0M单元422和第二EPR0M单元424中的每个具有未编程状态和已编程状 态，并且第一 EPR0M单元422和第二EPR0M单元424的每个状态具有不同于第一 EPR0M单 元422和第二EPR0M单元424的其他三个状态的导通电阻。第一 EPR0M单元422具有第一 未编程电阻和第一已编程电阻，并且第二EPR0M单元424具有第二未编程电阻和第二已编 程电阻，其中第一未编程电阻、第一已编程电阻、第二未编程电阻和第二已编程电阻中的每 个电阻是与其他三个电阻中的每个不同的电阻值。
[0097] 电路404(在图8中示出)单独地或者并行地选择第一 EPR0M单元422和第二EPR0M 单元424来编程和读取EPROM位420的状态。为选择仅第一 EPROM单元422,电路404同 时在442处提供高选择信号SELA，在444处提供低选择信号SELB并且在446处提供高位 地址信号BIT_ADDR。为选择仅第二EPR0M单元424,电路404同时在442处提供低选择信 号SELA，在444处提供高选择信号SELB并且在446处提供高位地址信号BIT_ADDR。为选 择第一 EPR0M单元422和第二EPR0M单元424的并行组合，电路404同时在442处提供高 选择信号SELA，在444处提供高选择信号SELB并且在446处提供高位地址信号BIT_ADDR。 在一个示例中，电路404组合行和列的地址来在446处提供位地址信号BIT_ADDR。
[0098] 电路404单独地对第一 EPROM单元422和第二EPROM单元424编程。为对第一 EPR0M单元422编程，电路404选择仅第一 EPR0M单元422并且编程电路408控制电压供 应412来在436处向第一 EPR0M单元422提供编程电压V。电流流过第一电阻器426、第一 EPR0M单元422、第一选择晶体管430和位地址晶体管434到在440处的参考。为对第二 EPR0M单元424编程，电路404选择仅第二EPR0M单元424并且编程电路408控制电压供 应412来在436处向第二EPR0M单元424提供编程电压V。电流流过第二电阻器428、第二 EPR0M单元424、第二选择晶体管432和位地址晶体管434到在440处的参考。位地址晶体 管434经由漏极路径438传导来自第一 EPR0M单元422和第二EPR0M单元424中的每个的 电流。在其他示例中，电路404可以并行地对第一 EPR0M单元422和第二EPR0M单元424 编程。
[0099] 电路404通过单独地或者并行地选择和读取第一 EPR0M单元422和第二EPR0M单 元424来读取EPROM位420。电路404选择第一 EPROM单元422、第二EPROM单元424以及 第一 EPROM单元422和第二EPROM单元424的并行组合中的一个，并且测量电路410控制 电压供应412来在436处提供电压V。测量电路410通过第一 EPROM单元422、第二EPROM 单元424以及第一 EPROM单元422和第二EPROM单元424的并行组合中的选择的一个测量 导通电阻。电路404将相应的状态分配到测量的电阻值。
[0100] EPR0M位420使用第一 EPR0M单元422和第二EPR0M单元424存储高达八个不同 的状态，如在表格I中示出的那样。
[0101] 表格 I

【权利要求】
1. 一种器件，包括： 漏极； 沟道，其围绕漏极并且具有沟道面积； 浮栅，其包括具有活跃浮栅区面积的活跃浮栅区；以及 控制栅，其经由控制电容耦合到活跃浮栅区，其中活跃浮栅区面积小于沟道面积。
2. 如权利要求1所述的器件，其中浮栅包括至少一个不活跃浮栅区。
3. 如权利要求1所述的器件，其中浮栅具有浮栅电容，并且活跃浮栅区具有活跃浮栅 区电容，并且控制电容与活跃浮栅区电容的比大于控制电容与浮栅电容的比。
4. 如权利要求1所述的器件，其中沟道具有沟道长宽比，并且活跃浮栅区具有大于沟 道长宽比的活跃浮栅区长宽比。
5. 如权利要求1所述的器件，其中沟道具有沟道长宽比并且沟道包括具有大于沟道 长宽比的活跃沟道区长宽比的活跃沟道区。
6. 如权利要求1所述的器件，其中沟道包括具有大于沟道面积的活跃沟道区面积的 活跃沟道区。
7. -种集成电路，包括： 漏极； 沟道，其围绕漏极并且具有沟道长宽比； 浮栅，其包括具有活跃浮栅区长宽比的活跃浮栅区；以及 控制栅，其经由控制电容耦合到活跃浮栅区，其中活跃浮栅区长宽比大于沟道长宽比。
8. 如权利要求7所述的集成电路，其中沟道具有沟道面积，并且活跃浮栅区具有小于 沟道面积的活跃浮栅区面积。
9. 如权利要求7所述的集成电路，其中控制电容与活跃浮栅区电容的比大于控制电 容与浮栅电容的比。
10. 如权利要求7所述的集成电路，其中浮栅包括在不活跃沟道区之上的至少一个不 活跃浮栅区。
11. 如权利要求7所述的集成电路，其中沟道包括具有大于沟道长宽比的活跃沟道区 长宽比的活跃沟道区。
12. -种制造器件的方法，其包括： 以具有沟道面积的沟道围绕漏极； 将浮栅布置在沟道之上； 将第一介电层布置在浮栅上； 蚀刻在浮栅的第一部分上和在浮栅的第二部分上的第一介电层； 将第一金属布置在浮栅上来提供在浮栅的第一部分处的栅极接触；以及 蚀刻第一金属以蚀刻掉在浮栅的第二部分上的第一金属并且以蚀刻掉浮栅的第二部 分，以提供具有小于沟道面积的活跃浮栅区面积的活跃浮栅区。
13. 如权利要求12所述的方法，包括： 将第二介电层布置在第一金属上；以及 将第二金属布置在第二介电层上来提供控制栅以及在第一金属和第二金属之间的控 制电容。
14. 如权利要求12所述的方法，其中沟道具有沟道长宽比，并且蚀刻第一金属来蚀刻 掉浮栅的第二部分，以提供大于沟道长宽比的活跃浮栅区长宽比。
15. 如权利要求12所述的方法，包括： 蚀刻在浮栅的第三部分上的第一介电层； 将第一金属布置在浮栅的第三部分上；以及 蚀刻第一金属来蚀刻掉在浮栅的第三部分上的第一金属并且来蚀刻掉浮栅的第三部 分，以提供不活跃浮栅区。
【文档编号】H01L27/115GK104067392SQ201280068671
【公开日】2014年9月24日 申请日期:2012年4月30日 优先权日:2012年4月30日
【发明者】N.葛, A.L.格霍泽尔, C.S.霍, T.本杰明 申请人:惠普发展公司，有限责任合伙企业