关于外延沟道器件的错位应力记忆技术的制作方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，涉及关于外延沟道器件的错位应力记忆技术。
【背景技术】
[0002]现代集成电路包括数以百计或数以亿计的晶体管器件。晶体管器件用作开关，其在打开时允许电荷载子(如，电子)流动，且在关闭时防止电荷载子流动。晶体管的性能受制成晶体管的材料的电荷载子迁移率的影响。电荷载子迁移率是在电场情况下电荷载子如何快速地穿过材料的衡量手段。电荷载子迁移率的增强可在相同开关速度的固定电压或较低电压提供较快的晶体管开关速度。
[0003]近几年，应变工程已成为一种广泛使用的用于提高晶体管器件的性能的方法。应变工程将压力引诱到晶体管器件的沟道区和/或源极和漏极区。压力拉伸了区的晶格以增大其标准原子间距离以外的原子之间的距离。通过拉伸晶格，应变工程增强了电荷载子迁移率，因此提高了器件性能。
【发明内容】
[0004]为解决上述问题，本发明提供了一种晶体管器件，包括:外延堆叠件，设置在半导体衬底的上方；栅极结构，设置在外延堆叠件的上方；沟道区，延伸至外延源极区和外延漏极区之间的栅极结构的下方，其中，外延源极区和外延漏极区设置在栅极结构的相对侧上的外延堆叠件和半导体衬底内；以及第一和第二错位应力记忆(DSM)区，其包括被配置为在沟道区内产生应力的应力晶格，且分别从外延源极区的下方和外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。
[0005]其中，外延堆叠件的高度低于错位应力记忆(DSM)区的高度。
[0006]其中，第一和第二 DSM区与栅极结构横向分隔开。
[0007]其中，第一和第二 DSM与栅极结构横向分隔开一段小于约1nm的距离。
[0008]该晶体管器件还包括:开槽的源极接触件，从外延源极区的顶面延伸至第一 DSM区内的位置；以及开槽的漏极接触件，从外延漏极区的顶面延伸至第二 DSM区内的位置。
[0009]其中，第一和第二 DSM区分别延伸至距离外延源极区和外延漏极区约2nm的下方。
[0010]其中，外延源极区和外延漏极区包括磷酸硅(SiP)。
[0011]其中，外延堆叠件包括:碳化硅外延层，设置在半导体衬底的上方；以及轻掺杂硅外延层，设置在碳化硅外延层的上方。
[0012]其中，碳化硅外延层具有约1%的碳含量。
[0013]此外，还提供了一种晶体管器件，包括:外延堆叠件，具有设置在半导体衬底上方的碳化娃外延层，以及设置在碳化娃层上方的轻掺杂娃外延层；栅极结构，设置在轻掺杂娃外延层的上方；沟道区，延伸至外延源极区和外延漏极区之间的栅极结构下方，外延源极区和外延漏极区设置在栅极结构的相对侧上的外延堆叠件和半导体衬底内；以及第一和第二错位应力记忆(DSM)区，其包括外延源极和漏极区以及半导体衬底的材料，并且具有被配置为在沟道区内产生应力的应力晶格，以及分别从外延源极区的下方和从外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。
[0014]其中，第一和第二 DSM区与栅极结构横向分隔开一段小于1nm的距离。
[0015]该晶体管器件还包括:开槽的源极接触件，从外延源极区的顶面延伸至第一 DSM区内的位置；以及开槽的漏极接触件，从外延漏极区的顶面延伸至第二 DSM区内的位置。
[0016]其中，第一和第二 DSM区分别延伸至距离外延源极区和外延漏极区约2nm的下方。
[0017]其中，外延源极区和外延漏极区包括磷酸硅(SiP)。
[0018]其中，碳化硅外延层具有约1%的碳含量。
[0019]此外，还提供了一种形成晶体管器件的方法，包括:选择地蚀刻半导体衬底，以沿着半导体衬底的顶面形成凹槽；进行外延生长工艺，以在凹槽内形成具有一个或多个外延层的外延堆叠件；进行错位应力记忆技术(DSMT)，以形成具有应力晶格的第一和第二错位应力记忆(DSM)区；以及在邻近第一 DSM区的第一位置处形成位于外延堆叠件和半导体衬底内的源极区，以及在邻近第二 DSM区的第二位置处形成位于外延堆叠件和半导体衬底内的漏极区；其中，第一 DSM区从外延源极区的下方延伸至外延源极区内的第一位置，并且其中，第二 DSM区从外延漏极区的下方延伸至外延漏极区内的第二位置。
[0020]其中，进行DSMT包括:将应力诱导掺杂剂选择地注入一个或多个外延层和半导体衬底内，以形成非晶区；在非晶区的上方形成DSMT覆盖层；进行高温退火，其中，DSMT覆盖层在高温退火中诱导应力，这样导致重结晶非晶区的晶格；以及去除DSMT覆盖层。
[0021]其中，形成源极和漏极区包括:选择地蚀刻一个或多个外延才和半导体衬底，以形成邻近第一和第二 DSM区的源极和漏极空腔；以及在源极和漏极空腔内沉积外延材料。
[0022]其中，外延堆叠件的高度低于第一和第二 DSM区的高度。
[0023]其中，外延堆叠件包括:碳化硅外延层，具有约I %的碳含量且设置在半导体衬底的上方；以及轻掺杂娃外延层，设置在碳化娃层的上方。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，各种部件的数量和尺寸可以被任意增加或减少。
[0025]图1示出了具有包括被配置为向外延沟道区提供应力的错位应力记忆(DSM)区的外延源极和漏极区的晶体管器件的一些实施例。
[0026]图2示出了具有包括被配置为向外延沟道区提供应力的DSM区的外延源极和漏极区的晶体管器件的一些附加实施例。
[0027]图3示出了形成具有包括被配置为向外延沟道区提供应力的DSM区的外延源极和漏极区的晶体管器件的方法的一些实施例的流程图。
[0028]图4示出了形成具有包括被配置为向外延沟道区提供应力的DSM区的外延源极和漏极区的晶体管器件的方法的一些附加实施例的流程图。
[0029]图5至图12是半导体衬底的截面图的一些实施例，其示出了形成具有包括被配置为向外延沟道区提供应力的DSM区的外延源极和漏极区的晶体管器件的方法。
【具体实施方式】
[0030]以下公开提供了多种不同实施例或实例，用于实现本主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
[0031]此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
[0032]在过去的几十年里，半导体行业在制造技术方面已有持续的发展，其运行稳定地降低晶体管器件的尺寸和不断地提高晶体管器件的性能。然而，在近几年，由于缩放比例已开始达到材料的物理限制，所以缩放比例已开始使晶体管器件出现许多问题。例如，由于晶体管栅极长度持续减小，晶体管阈值电压的局部和全局变化也已变得很糟。例如，在制造集成芯片期间，使用多个单独的处理操作形成晶体管器件的结构部件。这样的处理操作可将掺杂剂杂质引入晶体管沟道，这样可导致晶体管器件的阈值电压的变化，由此导致性能退化。此外，为了增强晶体管器件的短沟道控制，增加用于凹坑注入的剂量使阈值电压变化更为严重。
[0033]因此，本发明涉及具有包括被配置为向外延沟道区提供应力的错外应力记忆(DSM)区的外延源极和漏极区的晶体管器件，以提高晶体管器件性能(包括晶体管器件的短沟道控制)，及其形成方法。晶体管器件包括设置在半导体衬底上方的外延堆叠件、以及设置在外延堆叠件上方的栅极结构。外延源极区和外延漏极区设置在栅极结构的相对侧上的外延堆叠件以及半导体衬底内。沟道区延伸至外延源极区和外延漏极区之间的栅极结构的下面。第一和第二错位应力记忆(DSM)区分别从外延源极区的下面和外延漏极区的下面延伸至外延源极区内的第一地位和外延漏极区的第二位置。第一和第二 DSM区包括外延源极和漏极区以及半导体衬底的材料，并且具有被配置为在沟道区内产生应力的应力晶格，以提高器件形成。
[0034]图1示出了具有包括被配置为向外延沟道区提供应力的错位应力记忆(DSM)区的外延源极和漏极区的晶体管器件100的一些实施例。
[0035]晶体管器件100包括半导体