宏晶体管器件的制作方法
【专利摘要】公开了宏晶体管结构。在某些情况下，所述宏晶体管结构具有类似于长沟道晶体管的相同数量的端子和特性，但是适合于深亚微米技术深亚微米工艺节点下的模拟电路。例如利用串联构造和布置的多个晶体管并且其中它们的栅极连结在一起能够实施宏晶体管结构，本文中通常被称为晶体管堆叠。利用多个并联的晶体管能够实施所述堆叠内的所述串联的晶体管中的一个或多个晶体管和/或所述堆叠内的所述串联的晶体管中的一个或多个晶体管能够具有不同于所述堆叠中的其它晶体管的所述阈值电压的阈值电压。或者，能够静态地或动态地控制所述宏晶体管内的所述串联的晶体管中的一个或多个晶体管以调谐所述宏晶体管的性能特征。所述宏晶体管结构能够用于诸如变容管、VCO、PLL、以及可调谐的电路之类的许多电路中。
【专利说明】宏晶体管器件
【背景技术】
[0001]深亚微米工艺节点中(例如，45nm及以后)的集成电路设计涉及大量复杂的挑战，并且并入了诸如晶体管和变容管之类的微电子组件的电路已经面临这些水平的特别的复杂，特别是对于最优的器件参数和电路性能。随着工艺比例缩放进一步地发展，这些复杂的问题和限制将变得更显著。
【专利附图】
【附图说明】
[0002]图1是根据本发明的实施例配置的串联宏晶体管(macro-transistor)的示意图；
[0003]图2是根据本发明的实施例配置的并联-串联宏晶体管的示意图；
[0004]图3是根据本发明的实施例配置的多阈值宏晶体管的示意图；
[0005]图4是示出了输出电阻作为输出电压的函数的给定的工艺节点中的仿真结果的图表；
[0006]图5A是根据本发明的实施例配置的动态-调谐的器件的示意图；
[0007]图5B和5C分别示意性地示例了根据本发明的实施例配置的图5A中示出的可调谐器件的范例实施方式；
[0008]图6展示了如何能够根据本发明的实施例来对诸如图5A-C中示出的动态-调谐的器件之类的动态-调谐的器件的1-V曲线进行数字调谐以匹配目标ι-v，从而补偿工艺偏移(process skew)和工艺变化(process variation)；
[0009]图7是根据本发明的实施例的η-阱变容管配置中的NMOS宏晶体管的示意图；
[0010]图8Α示例了根据本发明的实施例配置的平面型宏晶体管结构的透视图；
[0011]图SB示例了根据本发明的实施例配置的非平面型宏晶体管结构的透视图；
[0012]图SC示例了根据本发明的实施例配置的宏晶体管结构的横截面视图；
[0013]图8D示例了图8A-8C中所示的宏晶体管结构的示意的电路，图8Ε示出了根据本发明的实施例宏晶体管结构如何能够是四端子MOSFET器件；
[0014]图9示例了根据本发明的范例实施例的利用一个或多个宏晶体管结构而实施的计算系统。
【具体实施方式】
[0015]公开了宏晶体管结构。在一些情况下，宏晶体管结构具有类似于长沟道晶体管的相同数量的端子和特性(例如，更高的Rtjut和更低的器件-到-器件的变化)，但是适合于深亚微米技术深亚微米工艺节点(例如,45]11]1、32111]1、22111]1、以及更小)中的模拟电路。例如利用构造的和串联布置的多个晶体管并且利用晶体管的栅极连结在一起能够实现通常被称为晶体管堆叠(transistor stack)的宏晶体管结构。利用多个并联的晶体管能够实现堆叠内的串联的晶体管中的一个或多个晶体管和/或堆叠内的串联的晶体管中的一个或多个晶体管能够具有不同于堆叠中的其它晶体管的阈值电压的不同的阈值电压。或者，能够静态地或动态地控制宏晶体管内的串联的晶体管中的一个或多个晶体管以调谐宏晶体管的性能特性。宏晶体管结构能够用于任何数量的应用，诸如其中期望具有相对高的Rtjut的短栅极晶体管的那些应用。宏晶体管结构也能够用于例如提高变容管特性。
[0016]总体概述
[0017]如之前所指出的，存在大量在以深亚微米工艺水平(例如，45nm及以后)来制造半导体器件中出现的复杂的问题，并且并入了诸如晶体管或变容管之类的微电子组件的电路已经面临这些水平的特别的复杂化，特别是对于最优的器件参数和电路性能。例如，这样的复杂化包含模拟电路中的P型金属氧化物半导体(PMOS)和η型金属氧化物半导体(NMOS)晶体管的降低的输出电阻(Rtjut)和增大的变化、以及MOS变容管的减小的调谐范围。
[0018]例如通过使用长的栅极长度可以处理晶体管的低的输出电阻的问题。然而，工艺比例缩放可能往往限制任意选择栅极长度的能力。在45nm的工艺节点中，例如，栅极长度的范围对模拟使用是有效的，但是最长的有效的栅极长度对于足够的模拟性能可能是太短的(取决于期望的模拟应用的需要)。有源极反馈能够用于提高输出电阻，但是增大功率消耗。也能够使用共源共栅，但是典型地需要共源共栅偏置电压的生成，其可以增大电路的复杂性。变容管的减小的电容调谐范围的问题任然未处理且未解决，并且将可能变为显著的问题，例如关于14nm工艺节点和以后，以及对于利用FinFET技术而实施的变容管。
[0019]因此，根据本发明的实施例，采用晶体管堆叠(串联电连接的晶体管，并且其栅极连结在一起)以创建已经提高了相对于常规的晶体管结构的晶体管的性能特性的宏晶体管结构。例如，在某些实施例中，宏晶体管结构配置为具有类似于包含了在栅极处的更高的Rwt或降低的有效寄生电容的长沟道晶体管的特性，并且最好从宏晶体管匹配至宏晶体管(相对于标准的单独的短沟道晶体管的匹配)，但是还是适宜于深亚微米工艺节点(例如，45nm以及更小)下的实现。在任何给定的实施例中，堆叠可以包含两个、三个、四个、或更多的串联的晶体管和任何数量的并联的晶体管(例如，零个、一个、两个、三个、或多个)。根据某些实施例，堆叠中的晶体管中的至少一个晶体管有效地用作退化(degeneration)器件。还应当指出的是，根据某些实施例，宏-结构包含单独的晶体管的堆叠以形成具有与单个晶体管相同数量的端子(例如，源极、漏极、栅极、以及本体/块体)但是具有相对于单独的晶体管的增强的性能特性的功能的宏晶体管。
[0020]在某些实施例中，利用多个并联的晶体管来实施堆叠中的串联晶体管的一个或多个晶体管，其中漏极被连接在一起，源极被连接在一起，以及栅极被连接在一起，由此形成并联的晶体管阵列。在该情况下，应当指出，能够以非对称的或对称的方式来实施串联-并联的布置。例如，在六个串联的晶体管的堆叠中，能够利用九个并联的晶体管来实施晶体管之一。在另一个范例情况下，能够利用三个并联的晶体管来实施三个晶体管的堆叠中的晶体管中的每一个晶体管。在另一个范例情况下，能够利用三个并联的晶体管来实施四个晶体管的堆叠中的晶体管之一并且能够利用八个并联的晶体管来实施四个晶体管的堆叠中的晶体管中的第二个晶体管。鉴于此公开内容，许多非对称的和对称的布置将是显而易见的。
[0021]在某些实施例中，堆叠中的串联的和/或并联的晶体管中的一个或多个晶体管能够配置有不同于与堆叠中的其它晶体管相关联的Vt的阈值电压(vt)。当通过所有的晶体管的电流相等时，晶体管的相应的过驱动(Vgs-Vt)大致相等。然而，由于在该实施例中Vt值中的一些Vt值是不同的，需要的栅极-到-源极电压(Vgs)值也是不同的。例如，低-Vt晶体管比高-Vt晶体管需要更小的vgs。该宏晶体管结构允许堆叠偏移并能够提供类似共源共栅的效应，但是不需要生成共源共栅偏置电压(或相关的另外的电路)的要求。另外，当晶体管堆叠内的Vt差异对于工艺、电压以及温度(PVT)拐角非常不敏感时，此结构提供相对简单而具有PVT鲁棒性的方法以进一步地提高Rwt。
[0022]在某些实施例中，采用静态的和/或动态的控制信号以控制堆叠中的一个或多个晶体管，以便允许调整宏晶体管的单独的特性。该调谐能够用于例如补偿PVT或随机的变化。
[0023]应当指出，组成宏晶体管的单独的晶体管(或并联的阵列)不必物理上彼此靠近，只要它们如这里描述地那样电连接即可。例如，堆叠内(例如，在堆叠的顶部处)的并联的阵列能够物理上与堆叠中的晶体管中的其它晶体管(例如，诸如在堆叠的底部处的那些晶体管)分离。在一个范例的此情况下，能够在某处相对临近地(例如堆叠中的其余的晶体管之上或之下的行)或以离至被连接的堆叠中的其余晶体管其它任意的距离来放置并联的阵列。就更通常的意义而言，对于根据发明的实施例而配置的宏晶体管器件内的任何晶体管不存在物理接近的需要(例如，给定的堆叠中的某些晶体管能够位于一个芯片上并且该同一的堆叠中的其它晶体管能够位于另一个芯片上)。
[0024]鉴于此公开内容，任何数量的应用将是想而易见的。在一个具体的范例中，如于此描述的宏晶体管结构中配置的多个晶体管的使用能够用于增大变容管配置的电容比。更具体地，随着指的是给定的变容管的最大电容和最小电容的比的变容管的电容比的器件比例缩放是随着归因于例如栅极长度的限制的每一次生成而减小。这是显著的问题，例如，在基于电感-电容的电压控制振荡器(LC-VCO)应用中，在例如用于锁相环(PLL)应用中的时钟的生成的LC-VCO等的情况下，频率调谐可能是困难的。
[0025]在一些范例实施例中，宏晶体管结构能够实施为形成于块体衬底或绝缘体上硅(S0I，部分耗尽和完全耗尽的SOI)衬底上的金属氧化物半导体场效应晶体管(MOSFET)器件。利用其它的晶体管技术(例如，双极结型晶体管、异质结双极晶体管、其中X是不同于诸如锗或锗富集的硅等之类的硅的半导体材料的Χ0Ι)可以实施其它的实施例。另外，于此提供的技术和结构能够施加于任何工艺节点中，但是优点在深亚微米工艺节点中被放大，特别是45nm以及更小。如鉴于此公开内容将意识到的是，要求保护的公开内容不旨在限于特定的晶体管技术(例如，MOSFET, SOI MOSFET等)或任何特定的工艺节点和半节点(例如，10 μ m、800nm、65nm、45nm、32nm、22nm、14nm、Ilnm 等)。如将进一步地意识到的，能够实施平面型和非平面型(例如，FinFET)晶体管架构。简言之，利用任何晶体管技术和以任何工艺节点都能够实施本发明的实施例。于此提供的宏晶体管或电流源能够用于例如诸如变容管、高速互连和服务器、数字-至-模拟转换器(DAC)、运算放大器、易失和非易失存储器、以及微处理器和中央处理单元(CPU)之类的各种模拟电路应用。更广泛地，所公开的技术和结构可以实施于采用晶体管的任何集成电路中。鉴于此公开内容，许多应用将是显而易见的。
[0026]宏晶体管器件
[0027]图1示例性地示例了根据本发明的实施例配置的宏晶体管100。如能够看到的，晶体管101、103、105、以及107是串联电连接的，并且其单独的栅极彼此连接，从而形成晶体管堆叠。尽管此范例实施例包含四个有区别的串联晶体管，但是可以构造和布置更少的(两个或三个)或另外的串联晶体管以形成堆叠。
[0028]每一个晶体管符号都表示单个的栅极。当通过晶体管101、103、105、以及107的电流基本上相等时，其Vgs值几乎相等。结果，底部的三个晶体管103、105、以及107处于线性工作区，而只有顶部的晶体管101是处于饱和。底部的三个晶体管103、105、以及107用作用于顶部的晶体管101的退化电阻，从而提高Rwt并且匹配(从一个器件100至另一个器件100)。通常，在堆叠下面的晶体管的退化的效应减少了堆叠的顶部晶体管中的变化的影响。
[0029]该范例实施例的晶体管利用MOSFET来实施，并且能够使用标准的或定制的MOSFET工艺技术和材料来制造。例如，栅极材料能够是多晶硅、金属或其它适合的栅极材料。源极和漏极能够是硅、硅锗(SiGe)、或其它适合的源极/漏极材料。如之前所指示的，例如利用平面型或FinFET架构可以实施晶体管，并且晶体管可以采用块体或XOI衬底配置。如鉴于此公开内容将意识到的，要求保护的发明不旨在限于任何特定的半导体材料或制造工艺或晶体管架构；相反，本文中所描述的宏晶体管器件能够利用大多数任何适合的集成晶体管电路制造工艺来实施并能够利用大多数任何适合的材料系统和架构来有利地工作。
[0030]图2示意性地示例了根据本发明的实施例配置的并联-串联的宏晶体管200。如能够看到的，顶部的晶体管201是N个并联的晶体管栅极的阵列，而其他的三个晶体管203、205、以及207是单个的栅极晶体管。N的值能够使二或更大，以及在一个具体的实施例中为六。尽管此具体的范例实施例包括一个多-晶体管并联的阵列和三个有区别的单个晶体管，但是可以构造和布置更少的或另外的阵列和/或单个晶体管以形成晶体管200。
[0031]在此范例情况下，通过底部的三个栅极(晶体管203、205、以及207)的电流基本上相等，所以它们的Vgs值几乎相等，但是顶部上的N-栅极并联的组合(晶体管201)每个栅极具有更小的电流，需要更低的Vgs。应当指出，取决于与并联的栅极相关联的电阻，并联的电流可以相等的或不相等。
[0032]因为堆叠的所有的栅极是连结在一起的，所以为晶体管203提供一些漏极-至-源极电压(Vds)净空，由此保持晶体管203处于饱和，并且底部的两个晶体管205和207依然处于线性工作区，用作退化。201的N-晶体管并联的组合也处于饱和；结果，结构用作共源共栅，其中，N-晶体管并联的组合将以下的三-晶体管堆叠(203/205/207)的Rwt乘以其增益。
[0033]虽然这样的宏晶体管具有类似共源共栅的特性，但是其不需要单独的偏置电压，因为所有的栅极连结在一起。还应当指出的是，此结构区别于其中单个的开关的栅极(为连结至其他的栅极)被放置于非常大的并联的阵列(例如，N>20)下方的结构。例如，并且根据本发明的一些该实施例，单个栅极晶体管的堆叠增大总的结构的有效Vgs，由此缓和了关于并联的晶体管阵列的大尺寸的需要，使得其在例如高速和/或区域-敏感的应用中是可行的。还应当指出，能够构造并布置宏晶体管200，以便用作单个共源共栅、双共源共栅、或其它共源共栅配置。
[0034]图3是根据本发明的实施例配置的多阈值宏晶体管300的示意图。在此范例中，所有的晶体管符号表示单个栅极，但是底部的三个晶体管303、305、以及307比顶部的晶体管301具有更高的阈值电压Vt。尽管此具体的范例实施例包含一个低Vt晶体管和三个高Vt晶体管，但是鉴于此公开内容，其它的变化将是显而易见的。
[0035]当通过所有的晶体管的电流相等时，它们的过驱动(Vgs-Vt)大致相等，但是当采用不同的阈值电压Vt时，所需要的Vgs值也是不同的。特别地，低Vt晶体管要求比其它的高Vt晶体管更小的Vgs。当所有的栅极连结在一起时，顶部的晶体管301的更低的Vt为晶体管303留下一些Vds净空，使其保持处于饱和。底部的两个晶体管305和307依然处于线性工作区，用作退化。当在输出节点处具有更低的寄生负载(以稍微更高的净空需要为代价)时，这创建了类似于图2中示出的结构的类似共源共栅的效应。这不需要单独的共源共栅偏置生成电路，因为Vt差异对PVT拐角极大地不敏感。同样，此范例结构是相对简单但PVT鲁棒的方法，以提高R。#还应当指出的是，能够构造和布置宏晶体管300，以便用作单个共源共栅、双共源共栅、或其它的共源共栅配置。
[0036]图4是示出了 Rtjut作为输出电压的函数的、对于给定的工艺节点(例如，32nm)的仿真结果的图表。通过单个的最大值栅极长度的晶体管来生成绘图#1的数据。然而，绘图#2-6的数据表示五个不同的宏晶体管，根据本发明的实施例来配置五个不同的宏晶体管中的每一个晶体管。通过诸如参照图1的范例实施例描述的之类的具有包含了其中其栅极连结在一起的串联电连接的两个最大值栅极长度的晶体管的堆叠的宏晶体管来生成绘图#2的数据。通过诸如参照图1的范例实施例描述的之类的具有包含了其中其栅极连结在一起的串联电连接的四个最小值栅极长度的晶体管的堆叠的宏晶体管来生成绘图#3的数据。通过类似于图2的范例实施例(凡是堆叠中具有少一个晶体管)的具有包含了其中其栅极连结在一起的串联电连接的在顶部上具有4-晶体管并联的阵列的两个最小值栅极极长度的晶体管的堆叠的宏晶体管来生成绘图M的数据。通过类似于图2的范例实施例的具有包含了其中其栅极连结在一起的串联电连接的在顶部上具有8-晶体管并联的阵列的三个最小值栅极长度的晶体管的堆叠的宏晶体管来生成绘图5#的数据。通过具有其中其栅极连结在一起的串联电连接的包含了在顶部上具有4-晶体管并联的阵列并且在4-晶体管并联的阵列的顶部上具有8-晶体管并联的阵列的两个最小值栅极长度的晶体管的堆叠的宏晶体管来生成绘图6的数据。这是非对称的双共源共栅配置(在对称的配置中，阵列都将具有相同数量的并联的晶体管)的范例。如从图4能够看到的，与绘图#2-6相关联的范例宏晶体管结构通常呈现超过相同的输出电压的范围的提高的Rwt(相对于与绘图1相关联的晶体管)，并且在绘图#4-6中，Rrat大约高2至4倍。对于具有与绘图#6相关联的双共源共栅配置的宏晶体管，应当指出的是，在更高的输出电压下，Rout差不多高于与绘图#1配置相关联的Rtjut的9倍。
[0037]如还能够看到的，因为其非常高的跨导，最短的栅极长度的器件的使用相对于较长栅极长度器件显著地提高了共源共栅结构的Rwt。尽管这里示出的电路配置能够施加于长沟道和短沟道晶体管电流源上，但是在短沟道晶体管上的优点是显著的，提供了比使用长沟道器件能够获得的输出电阻更高的输出电阻，如图4的仿真中示出的。
[0038]动态调谐
[0039]本文中所提供的宏晶体管结构也能够布置和配置为允许调谐晶体管性能的后端制造工艺(post-fabrication process),从而补偿工艺偏移和/或工艺变化。例如通过使用动态调谐的堆叠能够完成此，如图5A中示出的。例如，该动态的调谐能够用于实现通过通过(across)工艺偏移的更一致的模拟电路行为，并可以简化设计工艺和/或保护区和/或功率。
[0040]此范例实施例的动态调谐的晶体管堆叠500包含接收Vbias的非可调谐的器件501和由数字选择信号Sel [N]控制的可调谐的器件503。其它的实施例可以具有包含于堆叠500中的另外的可调谐和/或非可调谐的器件，并且其它实施例依然可以仅仅包含要么可调谐的要么非可调谐的器件(但是不必可调谐的和非可调谐的两者)。鉴于此公开内容，任何数量的变化将是显而易见的，其中，在堆叠500中采用了诸如参照图1至3所讨论的那样宏晶体管结构中的一个或多个宏晶体管结构。
[0041]在某些实施例中，非可调谐的器件501是单个晶体管并且可调谐的器件503是宏晶体管。或者，非可调谐的器件501能够是宏晶体管并且可调谐的器件503能够是单个的晶体管。在依然进一步的实施例中，可调谐的器件501和非可调谐的器件503中的每一个器件能够是宏晶体管或单个晶体管和宏晶体管的组合。从而，例如，要么器件501要么503 (或两者)可以包含其中其栅极连结在一起的构造的和串联布置的晶体管的堆叠(以与如例如参照图1讨论的类似的方式)。在一些该情况下，给定的堆叠中的晶体管中的至少一个晶体管可以配置为具有两个或更多个并联的晶体管的并联的晶体管阵列(以与如例如参照图2和4讨论的类似的方式)。或者，给定的堆叠中的晶体管中的至少一个晶体管可以被配置有不同于该堆叠中的其它晶体管的Vt的阈值电压Vt(例如，以与如参照图3所讨论的类似的方式)。
[0042]在图5的2-堆叠范例配置中，可调谐的器件503工作为用于非可调谐的器件501的退化器件，并能够被调整以产生固定的栅极过驱动(vg, J下的1-V曲线族。存在若干实施此可调谐性的方法，图5B和5V中分别示出了其中的两个范例。鉴于此公开内容，其它的实施方式将是显而易见的，并且本发明不旨在限于任何特定的一个实施方式。
[0043]图5B中所示的范例配置采用了具有数字控制的偏置水平的N器件(503_1至503_N)的阵列。在此范例情况下，N阵列元件的每一个中的互补的开关505a和505b的对(例如，2:1多路复用器)相应于数字选择信号Sel [N]而工作，并且要么将对应的可调谐的器件Tn(其中η是从I至N的整数)连接至偏置电压Vbias,要么通过将栅极连接至源极来关断器件Τη。整列的器件(503_1至503_Ν)的源极端子和漏极端子是连接在一起的。应当指出，阵列能够可操作地与其它该阵列和/或适合于给定的应用的任何其它组件或电终端(地，电源等)(串联和/或并联)连接。
[0044]图5C的范例配置再次使用了器件的N个阵列(503_1至503_Ν)，但是在此情况下，阵列的每一个元件都包含两个器件(TAn、TBn)的堆叠。如能够看到的，ΤΑη接收模拟偏置(Vbias)并且Tb η受数字选择信号的控制以启用或禁用阵列元件。参照图5Β的之前的相关的讨论在这里同样是能够应用的(例如，对于耦合阵列中的源极端子和漏极端子等)。
[0045]从而，通过调整可调谐器件503中处于导通状态的晶体管的数量，可以将通过堆叠500的电流升高和/或降低至目标值(例如，可调谐的器件503可以用作电位计)。图6中示出了作为数字选择信号Sel [N]的函数的范例1-V曲线。如能够看到的，能够将器件阵列向着期望的电特性(例如，ι-v曲线、跨导、输出电阻)调谐，以补偿工艺、电压、以及温度(PVT)的变化。曲线有效地示出了可调谐的器件503尺寸的正确的选择是如何能够使得快的和慢的偏移的ι-v曲线都差不多完全位于关于典型偏移的1-V曲线上。在此范例情况下，期望的1-V (以虚线标出)由Sel = val2最佳地匹配。例如，此技术能够导致更一致的模拟电路行为。
[0046]在某些实施例中，例如片上连同工艺监控电路(对于实时的或周期的调谐)能够生成数字选择信号Sel [N]和/或Vbias。在其它实施例中，能够基于实证分析的机制或理论模型(而非实际的内部电路监控)来设定器件503。可以在厂家的设定中并且以考虑到的给定的应用来调谐其它的实施例，并且其后保持固定。鉴于此公开内容，许多该配置和器件调谐方案将是显而易见的。
[0047]如鉴于此公开内容将意识到的，所公开的技术例如可以利用NMOS和/或PMOS电路来实施，并可以将组合到和扩展至更复杂的电流源结构。例如，所公开的技术可以实施为配置利用不同数量的单个晶体管堆叠的两个或更多个晶体管并联的阵列，以用于双共源共栅。作为另一个的范例，于此公开的技术可以实施为将高-Vt晶体管的堆叠和低-Vt晶体管的晶体管平行阵列进行可操作地组合，以用于额外的共源共栅。作为进一步的范例，公开的技术可以实施为形成其中其单独的栅极可操作地连接在一起的构造的和串联布置的10个或更多晶体管的堆叠。可以通过所公开的技术配置的许多结构中的每一个结构可以被认为是宏晶体管，并且相比于传统的晶体管可以呈现出改进的性能特征。
[0048]变容管
[0049]通常，变容管调谐范围和电容比随着由栅极长度的限制引起的比例缩放的每次产生而减小。此趋势对于利用了例如其中频率调谐可能是困难的用于时钟生成的基于LC-VCO的PLL的应用具有显著的影响。
[0050]从而，根据本发明的一个或多个实施例，可以实施宏晶体管，例如用以提高变容管的电容比和/或降低在变容管电容调谐范围上的寄生电容的影响。例如，例如在诸如LC振荡器之类的高速应用、快速外围组件互联(PCIe，诸如PCIe Gen3))、以及高速输入/输出(例如，快速通道互联，或QPI)中可以利用根据本发明的实施例构造和布置的宏晶体管。
[0051]图7是根据一个该范例实施例配置的η-阱变容管700中的NMOS宏晶体管的示意图。如能够看到的，NMOS宏晶体管的第一对(通常在702处标出)包含两个晶体管的两个串联堆叠(一个堆叠包括Ta和ΤΒ，另一个堆叠包括Te和Tf)，所有的晶体管都将它们的栅极连结至Vsig+，并且NMOS宏晶体管的第二对(通常在704处标出)包含两个晶体管的的两个串联堆叠(一个堆叠包括Tc和TD，另一个堆叠包括Te和Th)，所有的晶体管都将它们的栅极连结至vsig_。
[0052]在此范例配置中，总体的变容管器件(外部η-阱)的源极和漏极连结在一起并接收控制电压Vtol。然而，应当指出的是，其它的实施例可以包含其它的控制方案。例如，能够将差分变容管的控制电压端口连接至给定的宏晶体管的栅极和/或漏极和/或源极端子和/或块体(bulk)或本体(body)端子(例如，连接宏晶体管的漏极或源极以控制电压端口不是必需的；相反，控制电压端口也能够是器件块体/本体节点或栅极节点，并且漏极/源极节点能够是留下未连接的)。在图7的范例实施例中，例如，应当指出，四个宏晶体管中只有一个宏晶体管具有被连接以控制电压的其漏极(并且，在η-阱器件中的此NMOS的情况下，此节点是电气地η-阱块体节点)。许多其它的控制方案的配置将是显而易见的。例如，η-阱实施例中的NMOS可以包含本体控制，利用扩散或本体控制可以实施η-阱实施例中的PM0S，扩散或本体控制可以实施P-阱实施例中的NM0S。如鉴于此公开内容还将意识到的，也可以实施P-阱中的NMOS和P-阱变容管中的PMOS。[0053]在示出的变容管配置中，考虑到变容管的对应的η-阱节点是虚接地的(并且因此对任何寄生电容不敏感)，堆叠主要在其中降低了 Vsig+和vsig_端口之间的寄生电容的差分配置中是有效的。当图7示例了一个具体的范例实施例(即，在η-阱变容管的NMOS中)时，实施方式在标准的NMOS或PMOS晶体管中也是可能的。此外，尽管此具体的范例实施例包含四个宏晶体管，但是其它该实施例可以包含更少的或另外的宏晶体管。
[0054]平面型和非平面型晶体管
[0055]如鉴于此公开内容还将意识到的，传统的工艺和形成技术能够用于制造包含了FinFET晶体管结构的平面型和非平面型架构中的本文所描述的宏晶体管。FinFET是围绕半导体材料的薄的条(通常被称为鳍)构建的晶体管。晶体管包含包含了栅极、栅极介质、源极区、以及漏极区的标准的场效应晶体管(FET)节点。器件的导电沟道驻留在栅极介质下方的鳍的外部侧上/内。具体地，电流沿着鳍的侧壁(例如，垂直于衬底表面的侧)以及沿着鳍的顶部(例如，平行于衬底表面的侧)移动。因为该配置的导电沟道本质上沿着鳍的三个不同的外部的平面的区域驻留，该FinFET设计有时候被称为三栅极FinFET。其它类型的FinFET配置也是能够获得的，诸如所谓的双栅极FinFET，其中，导电沟道主要地仅仅沿着鳍的两个侧壁(并且不沿着鳍的顶部)驻留。
[0056]图8A示例了根据本发明的实施例配置的平面型宏晶体管结构的透视图。如能够看到的，平面型器件通常包含标准的FET节点，所述标准的FET节点包含栅极、栅极介质、以及(用于源极区域和漏极区域的)扩散区。扩散材料能够是诸如例如硅或硅锗之类的任何适合的半导体材料。能够如典型的做法那样对源极区域和漏极区域进行掺杂。例如，在一些情况下，使用注入/扩散工艺或刻蚀/沉积工艺能够形成源极区域和漏极区域。在前者的工艺中，可以将诸如硼、铝、锑、磷、或砷之类的掺杂剂离子注入至衬底中，以形成源极区域和漏极区域。跟随离子注入工艺之后的典型地是激活掺杂剂并且引起掺杂剂进一步扩散至衬底中的退火工艺。在后者的工艺中，可以首先刻蚀衬底以在源极区域和漏极区域的位置处形成凹处。然后可以执行外延沉积工艺以利用诸如硅锗或碳化硅之类的硅合金填充凹处，由此形成源极区域和漏极区域。在一些实施方式中，可以利用诸如硼、砷、或磷之类的掺杂剂在原地对外延沉积的硅合金进行掺杂。在进一步的实施方式中，可以将诸如锗或II1- V族材料或合金之类的替代的材料沉积至凹处中以形成源极区域和漏极区域。栅极介质能够是例如诸如SiO2或高-k栅极介质材料之类的任何适合的氧化物。高_k栅极介质材料的范例包含例如氧化铪、氧化铪娃、氧化镧、氧化镧招、氧化错、氧化错娃、氧化钽、氧化钛、氧化钛银钡、氧化钛钡、氧化钛银、氧化钇、氧化招、氧化钽钪铅、以及银酸锌铅。在某些实施例中，当使用了高-k材料时，可以在栅极介质层上执行退火工艺以提高其质量。在一些具体的范例实施例中，高-k栅极介质层可以具有5A至大约100A厚的(例如IOA)范围中的厚度。在其他实施例中，栅极介质层可以具有一个单层的氧化物材料的厚度。通常，栅极介质的厚度应当足够以将栅极介质从邻近的源极和漏极接触电隔离，直到达到期望的击穿(或编程)电压。在某些实施例中，可以在高-k栅极介质层上执行诸如退火工艺之类的另外的工艺，以提高高-k材料的质量。栅极电极材料能够是例如多晶硅、氮化硅、碳化硅、或金属层(例如，钨、氮化钛、钽、氮化钽)，尽管也可以使用其他适合的栅极电极材料。在一些范例实施例中，可以是稍后被去除以用于替代金属栅极(RMG)工艺的牺牲材料的栅极电极材料具有ΙΟΛ至500Λ (例如，ΙΟΟΛ)的范围中的厚度。源极和漏极电极能够配置为具有作
为栅极电极的相同的金属或另一种适合的电极金属(例如，铝、银、金、或其合金)。使用例如诸如化学气相沉积(CVD)、原子层沉积(ALD)、旋涂沉积(SOD)、或物理气相沉积(PVD)之类的常规的沉积工艺可以沉积栅极介质、栅极电极、以及源极/漏极电极材料中的每一种材料。也可以使用替代的沉积技术，例如，可以热生长栅极介质、栅极电极、和/或源极/漏极电极材料。如鉴于此公开内容将意识到的，能够使用任何数量的其它适合的材料、几何结构、以及形成工艺以实施本发明的实施例，从而提供如本文所描述的宏晶体管器件。
[0057]图SB示例了根据本发明的实施例配置的非平面宏晶体管结构的透视图。特别地，此范例结构采用FinFET架构，并且更具体地是三栅极架构。如能够看到的，三栅极器件通常包含包含了栅极、栅极介质、以及配置为如示出的鳍的(用于源极区域和漏极区域的)扩散区的标准的FET节点。如先前解释的，器件的导电沟道可以驻留在栅极介质之下的鳍的外部侧上或否则内，其通常可以包含鳍的两个或三个侧。参照关于平面架构的范例尺寸、材料以及形成工艺的之前的讨论同样也适用于非平面架构。
[0058]图SC示例了根据本发明的实施例配置的宏晶体管结构的横截面视图。横跨扩散的中部来获取横截面。附带地，应当指出的是，对于横跨该特定的横截面轴的图8A的平面架构和图8B的FinFET架构，横截面看上去是类似的。变化将是显而易见的。例如，FinFET架构可以具有稍微略高的扩散。
[0059]图8D示例了 8A-8C中所示的宏晶体管结构的示意性电路，图8E示出了根据本发明的一个实施例宏晶体管结构如何能够是四端子MOSFET器件。如将意识到的，块体/本体端子能够内部连接至源极端子，但是可以使用其它的配置。例如，在利用多个MOSFET配置的一些应用中，MOSFET能够共用未连接至所有的MOSFET的源极端子的块体/本体连接。鉴于此公开内容，任何数量的变化将是显而易见的，并且要求保护的发明不旨在限于端子的特定的组(例如，其中宏晶体管的漏极、源极以及块体端子连结在一起以形成一个电容节点并且宏晶体管的栅极端子形成其它的电容端子的2-端子器件；具有源极/漏极/栅极端子的3-端子器件，以及具有源极/漏极/栅极/块端子的4-端子器件)。
[0060]范例系统
[0061]图9示例了根据本发明的范例实施例的利用一个或多个宏晶体管结构实施的计算系统1000。如能够看到的，计算器件1000内部容纳有模板1002。模板1002可以包含其中每一个能够物理耦合并且电耦合至模板1002或者以其他方式集成于其中的若干组件，包含但不限于处理器1004和至少一个通信芯片1006。如将意识到的，模板1002可以是例如任何的印刷电路板，不论主板还是安装于主板上的子板或仅仅是器件1000的板等。根据其应用，计算器件1000可以包含可以或不可以物理耦合并且电耦合至母板1002的一个或多个其它组件。这些其它组件可以包含但不限于易失存储器(例如，DRAM)、非易失存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、一个或多个滤波器(例如，LC-槽(tank)、高通、低通、带通滤波器)、全球定位系统(GPS)器件、指南针、加速计、陀螺仪、扬声器、相机、以及大容量储存器件(诸如硬盘驱动器、压缩盘(⑶)、数字通用盘等等)包含于计算器件1000中的组件中的任何一个组件可以包含如于此描述的一个或多个宏晶体管结构。能够使用这些宏晶体管结构例如以实施电压控制的振荡器或放大器电路。在某些实施例中，能够将多个功能集成至一个或多个芯片中(例如，举例来说，应当指出的是，通信芯片1006能够是处理器1004的部分或以其它方式集成至处理器1004中)。
[0062]通信芯片1006启用无线通信，以将数据传递至计算器件1000并从计算器件1000传递出来。术语“无线”和其衍生词可以用于描述电路、器件、系统、方法、技术、通信沟道等，其可以通过使用调制的电磁辐射来使数据传输通过非固态介质。术语不暗示相关联的器件不含有任何线，尽管在某些实施例中相关联的器件可能不含有任何线。通信芯片1006可以实施若干无线标准或协议中的任一个，包含但不限于W1-Fi (IEEE802.11族)、WiMAX (IEEE802.16 族)、ΙΕΕΕ802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及标出为3G、4G、5G以及以后的任何其它无线协议。计算器件1000可以包含多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如W1-Fi和蓝牙之类的较短范围的无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE, Ev_D0、之类的较长范围的无线通信以及其它的无线通?目。[0063]计算器件1000的处理器1004包含封装于处理器1004内的集成电路管芯。在本发明的某些实施例中，处理器的集成电路管芯包含机载LC-PLL电路，该板上(onboard)LC-PLL电路包含配置为具有变容管以向利用如于此描述的一个或多个宏晶体管结构来实施的LC-槽电路和/或其它典型的或其它期望的处理器电路(例如，放大器、DAC、高速互连)提供可变的电容的VC0。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换为可以存储于寄存器和/或存储器中的其它的电子数据的任何的器件或器件的部分。
[0064]通信芯片1006也可以包含封装于通信芯片1006内的集成电路管芯。根据一些该范例实施例，通信芯片的集成电路管芯包含利用如于此描述的一个或多个宏晶体管结构实施的一个或多个器件(具有配置为具有变容管的VCO的片上LC-PLL和/或适合用于宏晶体管技术的其它片上电路)。如鉴于此公开将意识到的，应当指出的是，可以将多标准无线能力直接集成至处理器1004(例如，其中将任何芯片1006的功能集成至处理器1004中，而不是具有单独的通信芯片)中。还应当指出的是，处理器1004可以是具有该无线能力的芯片组。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组能够具有集成于其中的多个功能。
[0065]在各种实施方式中，计算器件1000可以是膝上型计算机(laptop)、上网本、笔记本、智能手机、平板、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、或数字视频录像机。在进一步的实施方式中，器件1000可以是处理数据或采用宏晶体管器件的任何其它的电子器件。
[0066]许多实施例将是显而易见的，并且本文中所描述的特征能够组合到任何数量的配置中。本发明的一个范例实施例提供半导体集成电路。电路包含多个晶体管，每一个晶体管具有源极、漏极以及栅极，晶体管串联电连接(一个器件的漏极被连接至下一个器件的源极等)并且其相应的栅极连结在一起，其中晶体管中的至少一个晶体管将退化提供至其他晶体管中的至少一个晶体管。在一些情况下，在大约45nm或更小的深亚微米工艺节点下实施电路。在一些情况下，电路具有与单个晶体管相同数量的端子。在一些情况下，多个晶体管包括至少四个晶体管。在一些情况下，晶体管中的至少一个晶体管的阈值电压低于其它晶体管中的至少一个晶体管的阈值电压。在一些情况下，利用并联的晶体管阵列来实施晶体管中的至少一个晶体管。在一些情况下，利用并联的晶体管阵列来实施晶体管中的至少两个晶体管。在一种该情况下，例如，并联的晶体管阵列是非对称的。在一些情况下，控制信号控制晶体管中的至少一个晶体管以便允许调整电路的特性。在一些情况下，电路包含于包含了与非可调谐的晶体管器件串联电连接的可调谐的晶体管器件的可调谐的堆叠配置中。在一些该情况下，可调谐的晶体管器件将退化提供至非可调谐的晶体管器件。在一些该进一步地情况下，可调谐的晶体管器件包括晶体管的并列阵列，并且被配置为响应于阵列中的至少一个晶体管被选择信号导通而选择性地使信号通过。在一些情况下，电路包括块体或绝缘体上硅衬底。在一些情况下，利用平面型晶体管架构来实施电路。在一些情况下，利用FinFET架构来实施电路。
[0067]能够实施利用了先前描述的半导体集成电路的任何数量的变化和配置。例如，在一些情况下，利用包括串联和/或并联连接的多个晶体管的宏晶体管来实施晶体管中的至少一个晶体管，并且该宏晶体管具有与单独的晶体管相同数量的端子。本发明的另一个实施例提供包括了半导体集成电路的变容管。本发明的另一个实施例提供包括了半导体集成电路的锁相环。本发明的另一个实施例提供包括了半导体集成电路的动态调谐的器件。在一个这样的情况下，使用包含于动态调谐的器件中的测量电路，电路能够自动地进行调整。
[0068]本发明的另一个实施例提供半导体集成电路。电路包含非可调谐的晶体管器件和与非可调谐的晶体管器件串联电连接的可调谐的晶体管阵列器件。可调谐的晶体管阵列器件配置为响应于阵列器件中的至少一个元件被选择信号导通而选择性地使信号通过。可调谐的晶体管阵列将退化提供至非可调谐器件。在一个该情况下，非可调谐和/或可调谐的晶体管阵列器件中的至少一个器件包括多个单独的晶体管，每一个单独的晶体管具有源极、漏极以及栅极，单独的晶体管串联电连接并且其中其相应的栅极连结在一起，其中，单独的晶体管中的至少一个单独的晶体管将退化提供至其它单独的晶体管中的至少一个单独的晶体管。在一些情况下，单独的晶体管中的至少一个单独的晶体管具有低于其它的单独的晶体管中的至少一个单独的晶体管的阈值电压的阈值电压，和/或其中，利用并联的晶体管阵列来实施单独的晶体管中的至少一个单独的晶体管。在一些情况下，控制信号控制单独的晶体管中的至少一个单独的晶体管，以便允许调整电路的特性。
[0069]本发明的另一个实施例提供半导体集成电路。电路包含第一宏晶体管，该第一宏晶体管配置为具有串联电连接的两个或更多个晶体管，并且其中其相应的栅极连结在一起以形成电路的差分变容管的正端口，第一宏晶体管具有源极、漏极、以及栅极端子。电路还包含第二宏晶体管，该第二宏晶体管配置为具有串联电连接的两个或更多个晶体管并且其中其相应的栅极连结在一起以形成差分变容管的负端口，第二宏晶体管具有源极、漏极、以及栅极端子。电路还包含可操作地连接至第一和/或第二宏晶体管中的至少一个宏晶体管的差分变容管的控制电压端口(例如，以经由栅极提供控制或者经由漏极和/或源极提供扩散控制，或者如果宏晶体管还具有本体/块体端子的话提供体控制)。
[0070]为了示例和描述的目的已经介绍了本发明的实施例的前述描述。其不旨在穷尽或将本发明限制为所公开的精确形式。鉴于此公开内容，许多变型和变化是可能的。例如，应当指出的是，宏晶体管自身也能够被堆叠、并联地连接、或者被实施以构建另外的宏晶体管。在此意义上，能够认为宏晶体管是能够用在使用了单独的晶体管(包含其它的宏晶体管)的任何应用中的晶体管器件。应当指出，本发明的范围不受此详细描述的限制，而是受其中所附的权利要求书的限制。
【权利要求】
1.一种半导体集成电路，包括: 多个晶体管，所述多个晶体管中的每一个晶体管都具有源极、漏极和栅极，所述晶体管串联电连接并且所述晶体管的相应的栅极连结在一起，其中，所述晶体管中的至少一个晶体管将退化提供至其它晶体管中的至少一个晶体管。
2.根据权利要求1所述的电路，其中，以大约45nm或更小的深亚微米工艺节点来实施所述电路。
3.根据权利要求1或2所述的电路，其中，所述电路具有与单个的晶体管相同数量的端子。
4.根据前述权利要求中的任一项所述的电路，其中，所述多个晶体管包括至少四个晶体管。
5.根据前述权利要求中的任一项所述的电路，其中，所述晶体管中的至少一个晶体管的阈值电压低于所述其它晶体管中的至少一个晶体管的阈值电压。
6.根据前述权利要求中的任一项所述的电路，其中，利用并联的晶体管阵列来实施所述晶体管中的至少一个晶体管。
7.根据前述权利要求中的任一项所述的电路，其中，利用并联的晶体管阵列来实施所述晶体管中的至少两个 晶体管。
8.根据权利要求7所述电路，其中，所述并联的晶体管阵列是非对称的。
9.根据前述权利要求中的任一项所述的电路，其中，控制信号控制所述晶体管中的至少一个晶体管，从而允许对所述电路的特性进行调整。
10.根据前述权利要求中的任一项所述的电路，其中，所述电路被包含在可调谐的堆叠配置中，所述可调谐的堆叠配置包括与非可调谐的晶体管器件串联电连接的可调谐的晶体管器件。
11.根据权利要求10所述的电路，其中，所述可调谐的晶体管器件将退化提供至所述非可调谐的晶体管器件。
12.根据权利要求10或11所述的电路，其中，所述可调谐的晶体管器件包括晶体管的并联阵列，并且配置为响应于所述阵列中的至少一个晶体管被选择信号导通而选择性地使信号通过。
13.根据前述权利要求中的任一项所述的电路，其中，所述电路包括块体衬底或绝缘体上硅衬底。
14.根据前述权利要求中的任一项所述的电路，其中，利用平面型晶体管架构来实施所述电路。
15.根据前述权利要求中的任一项所述的电路，其中，利用FinFET架构来实施所述电路。
16.一种变容管，包括前述权利要求中的任一项所述的电路。
17.—种电压控制振荡器，包括前述权利要求中的任一项所述的电路。
18.—种锁相环，包括前述权利要求中的任一项所述的电路。
19.一种动态调谐的器件，包括前述权利要求中的任一项所述的电路。
20.根据权利要求19所述的器件，其中，所述电路能够使用在所述动态调谐的器件中所包含的测量电路而自动地调整。
21.根据前述权利要求中的任一项所述的电路，其中，利用宏晶体管来实施所述晶体管中的至少一个晶体管，所述宏晶体管包括串联连接和/或并联连接并且具有与单独的晶体管相同数量的端子的多个晶体管。
22.—种半导体集成电路，包括: 非可调谐的晶体管器件； 可调谐的晶体管阵列器件，所述可调谐的晶体管阵列器件与所述非可调谐的晶体管器件串联电连接，并且被配置为响应于所述阵列器件中的至少一个元件被选择信号导通而选择性地使信号通过，其中，所述可调谐的晶体管阵列器件将退化提供至所述非可调谐的器件。
23.根据权利要求22所述的电路，其中，所述非可调谐的晶体管阵列器件和/或可调谐的晶体管阵列器件中的至少一个器件包括多个单独的晶体管，所述单独的晶体管中的每一个晶体管都具有源极、漏极和栅极，所述单独的晶体管串联电连接，并且其中所述单独的晶体管的相应的栅极连结在一起，其中，所述单独的晶体管中的至少一个单独的晶体管将退化提供至其它的单独的晶体管中的至少一个单独的晶体管。
24.根据权利要求22或23所述的电路，其中，所述单独的晶体管中的至少一个单独的晶体管的阈值电压低于其它单独的晶体管中的至少一个单独的晶体管的阈值电压，并且/或者其中，利用并联的晶体管阵列来实施所述单独的晶体管中的至少一个单独的晶体管。
25.根据权利要求21至24中的任一项所述的电路，其中，控制信号控制所述单独的晶体管中的至少一个单独的晶体管，从而允许对所述电路的特性进行调整。
26.—种半导体集成电路，包括: 第一宏晶体管，所述第一宏晶体管被配置有串联电连接两个或更多个晶体管，并且其中所述两个或更多个晶体管的相应的栅极连结在一起以形成所述电路的差分变容管的正端口，所述第一宏晶体管具有源极端子、漏极端子和栅极端子； 第二宏晶体管，所述第二宏晶体管被配置有串联电连接两个或更多个晶体管，并且其中所述两个或更多个晶体管的相应的栅极连结在一起以形成所述差分变容管的负端口，所述第二宏晶体管具有源极端子、漏极端子和栅极端子；以及 所述差分变容管的控制电压端口，所述差分变容管的所述控制电压端口可操作地连接至所述第一宏晶体管和/或所述第二宏晶体管中的至少一个宏晶体管。
27.根据权利要求26所述的电路，其中，所述第一宏晶体管和/或所述第二宏晶体管中的至少一个宏晶体管具有块体端子。
【文档编号】H01L27/00GK103946979SQ201180074850
【公开日】2014年7月23日 申请日期:2011年11月14日 优先权日:2011年11月14日
【发明者】S·许沃宁, J·B·里兹克, F·欧马奥尼 申请人:英特尔公司