电路设计系统与使用该系统设计的半导体电路的制作方法
【专利摘要】提供了电路设计系统与使用该系统设计的半导体电路。半导体电路包括第一晶体管P1，其对第二节点Z2的电压电平选通并且为第一节点Z1供应电源电压；并联连接到第一晶体管P1的第二晶体管P2，其对第一节点Z1的电压电平选通并且为第二节点Z2供应电源电压；第三晶体管N3，其对输入信号的电压电平选通并且供应地电压；串联连接到第三晶体管N3的第四晶体管N1，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Z1；第五晶体管N4，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管N4的第六晶体管N2，其对电源电压选通并且将第五晶体管N4的输出转移到第二节点Z2，其中，第三晶体管N3和第四晶体管N4包括高k介电层。
【专利说明】电路设计系统与使用该系统设计的半导体电路
[0001]相关申请的交叉引用
[0002]本申请要求于2015年2月4日在韩国知识产权局提交的10-2015-0017098号韩国专利申请的优先权，其内容通过弓I用的方式全部并入此处。
技术领域
[0003]本发明构思涉及电路设计系统与使用该系统设计的半导体电路。
【背景技术】
[0004]随着半导体器件制造工艺向小型化发展的趋势，存在对于小型化半导体器件的增长的需要。为了制造小型化半导体器件，可能缩减半导体电路的数目与尺寸。但是，每个半导体器件或者电路的可靠性在小型化的过程中可能被牺牲掉，这是应该避免的。
【发明内容】
[0005]在根据本发明构思的原理的示范性实施例中，电路设计系统使用包括高k介电膜的晶体管以在保持产品可靠性的同时减小晶体管的面积。
[0006]在根据本发明构思的原理的示范性实施例中，电路设计方法使用包括高k介电膜的晶体管以在保持产品可靠性的同时减小晶体管的面积。
[0007]在根据本发明构思的原理的示范性实施例中，计算机可读记录介质包括用于运行电路设计方法的程序，该电路设计方法使用包括高k介电膜的晶体管以在保持产品可靠性的同时减小晶体管的面积。
[0008]在根据本发明构思的原理的示范性实施例中，半导体电路使用包括高k介电膜的晶体管以在保持产品可靠性的同时减小晶体管的面积。
[0009]在根据本发明构思的原理的示范性实施例中，一种电路设计系统包括:处理器;储存器，其中存储多个晶体管设计；以及设计模块，根据处理器定义的要求基于多个晶体管设计设计电路，其中，所述多个晶体管设计被设计用于每个都包括具有高k介电层的栅极绝缘膜的晶体管，其中所述设计模块分析包括多个晶体管设计的电路设计，从多个晶体管设计当中选择第一晶体管设计，第一晶体管设计在漏极电压高于栅极电压的区域中操作，并且用具有比第一晶体管设计更小尺寸的第二晶体管设计替代所选择的第一晶体管设计，其中操作于堆积模式下的第二晶体管设计的第二漏极-栅极电压高于操作于堆积模式下的第一晶体管设计的第一漏极-栅极电压。
[0010]在根据本发明构思的原理的示范性实施例中，一种电路设计方法包括:分析包括多个晶体管的半导体电路设计，并且从多个晶体管当中选择第一匪OS晶体管设计，第一NMOS晶体管操作于漏极电压高于栅极电压的区域中；以及用具有比第一NMOS晶体管更小尺寸的第二NMOS晶体管替代第一NMOS晶体管，其中，第一NMOS晶体管包括不具有高k介电层的栅极绝缘膜并且第二 NMOS晶体管包括具有高k介电层的栅极绝缘膜，并且操作于堆积模式下的第二 NMOS晶体管的第二漏极-栅极电压高于操作于堆积模式下的第一 NMOS晶体管的第一漏极-栅极电压。
[0011]在根据本发明构思的原理的示范性实施例中，一种包括运行电路设计方法的程序的计算机可读记录介质，所述电路设计方法包括:分析包括多个晶体管的半导体电路，并且从多个晶体管当中选择第一 NMOS晶体管，第一 NMOS晶体管操作于漏极电压高于栅极电压的区域中；以及用具有比第一匪OS晶体管更小尺寸的的第二匪OS晶体管替代第一匪OS晶体管，其中，第一NMOS晶体管包括不具有高k介电层的栅极绝缘膜并且第二匪OS晶体管包括具有高k介电层的栅极绝缘膜，并且操作于堆积模式下的第二匪OS晶体管的第二漏极-栅极电压高于操作于堆积模式下的第一 NMOS晶体管的第一漏极-栅极电压。
[0012]在根据本发明构思的原理的示范性实施例中，一种半导体电路包括:第一晶体管，其对第二节点的反相电压电平选通并且为第一节点供应电源电压;并联连接到第一晶体管的第二晶体管，其对第一节点的反相电压电平选通并且为第二节点供应电源电压;第三晶体管，其对输入信号的电压电平选通并且供应地电压；串联连接到第三晶体管的第四晶体管，其对电源电压选通并且将第三晶体管的输出转移到第一节点;第五晶体管，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管的第六晶体管，其对电源电压选通并且将第五晶体管的输出转移到第二节点，其中，第一晶体管到第六晶体管包括各自包括高k介电层的栅极绝缘膜。
[0013]在根据本发明构思的原理的示范性实施例中，一种电路设计系统通过:处理器;储存器，其中存储多个晶体管设计；以及设计模块，根据处理器定义的要求基于多个晶体管设计设计电路，其中，所述多个晶体管被设计用于每个都包括具有高k介电层的栅极绝缘膜的晶体管的设计，其中所述设计模块分析电路设计，选择第一晶体管设计，借此第一晶体管设计在电路内在漏极电压高于栅极电压的区域中操作，并且用具有比第一晶体管设计更小尺寸的第二晶体管设计替代所选择的第一晶体管设计，其中操作于堆积模式下的第二晶体管设计的第二漏极-栅极电压高于操作于堆积模式下的第一晶体管设计的第一漏极-栅极电压。
[0014]在根据本发明构思的原理的示范性实施例中，在堆积模式下第二晶体管设计的第二漏极-栅极电压高于第一晶体管设计的第一漏极-栅极电压。
[0015]在根据本发明构思的原理的示范性实施例中，第二晶体管设计的面积小于第一晶体管设计的面积。
[0016]在根据本发明构思的原理的示范性实施例中，第二晶体管设计的栅极绝缘膜的厚度小于第一晶体管设计的栅极绝缘膜的厚度。
[0017]在根据本发明构思的原理的示范性实施例中，第二晶体管设计的阈值电压低于第一晶体管设计的阈值电压。
[0018]在根据本发明构思的原理的示范性实施例中，第二晶体管设计的沟道长度小于第一晶体管设计的沟道长度。
[0019]在根据本发明构思的原理的示范性实施例中，第二晶体管设计的漏极-源极电压低于第一晶体管设计的漏极-源极电压。
[0020]在根据本发明构思的原理的示范性实施例中，第一晶体管设计和第二晶体管设计中的每一个包括NMOS晶体管设计。
[0021]在根据本发明构思的原理的示范性实施例中，第一晶体管设计包括串联连接的第一子晶体管设计和第二子晶体管设计;第一子晶体管设计和第二子晶体管设计是NMOS晶体管设计;第二子晶体管的漏极连接到第一子晶体管的源极；以及所述设计模块用单个第二晶体管设计替代第一子晶体管设计和第二子晶体管设计，其中，操作于堆积模式下的第二晶体管设计的第二漏极-栅极电压高于操作在堆积模式下的第一子晶体管设计的第三漏极-栅极电压和第二子晶体管设计的第四漏极-栅极电压。
[0022]在根据本发明构思的原理的示范性实施例中，所述电路包括电平移位和静电放电(ESD)保护电路。
[0023]在根据本发明构思的示范性实施例中，一种电路设计方法包括:分析包括多个晶体管的半导体电路设计并且从电路设计内的多个晶体管当中选择第一 NMOS晶体管设计，第一NMOS晶体管操作于漏极电压高于栅极电压的区域中的第一NMOS晶体管；以及在半导体电路中用具有比第一 NMOS晶体管更小尺寸的第二 NMOS晶体管替代第一 NMOS晶体管，其中第一匪OS晶体管包括不具有高k介电层的栅极绝缘膜并且第二 NMOS晶体管包括具有高k介电层的栅极绝缘膜，操作于堆积模式下的第二 NMOS晶体管的第二漏极-栅极电压高于操作于堆积模式下的第一NMOS晶体管的第一漏极-栅极电压。
[0024]在根据本发明构思的原理的示范性实施例中，第二NMOS晶体管的栅极绝缘膜的厚度小于第一 NMOS晶体管的栅极绝缘膜的厚度。
[0025]在根据本发明构思的原理的示范性实施例中，其中，第二匪OS晶体管的沟道长度小于第一 NMOS晶体管的沟道长度。
[0026]在根据本发明构思的原理的示范性实施例中，第一NMOS晶体管包括串联连接的第一子匪OS晶体管和第二子NMOS晶体管；用第二NMOS晶体管替代第一NMOS晶体管包括用单个第二匪OS晶体管替代第一子NMOS晶体管和第二子NMOS晶体管；以及操作于堆积模式下的第二NMOS晶体管的第二漏极-栅极电压高于操作于堆积模式下的、第一子NMOS晶体管的第三漏极-栅极电压和第二子NMOS晶体管的第四漏极-栅极电压。
[0027]在根据本发明构思包括原理包括示范性实施例中，一种计算机可读记录介质包括用于运行电路设计方法的程序，所述电路设计方法包括:分析包括多个晶体管的半导体电路，并且从多个晶体管当中选择第一 NMOS晶体管，第一匪OS晶体管操作于漏极电压高于栅极电压的区域中；以及用具有比第一匪OS晶体管更小尺寸的的第二匪OS晶体管替代第一NMOS晶体管，其中，第一NMOS晶体管包括不具有高k介电层的栅极绝缘膜并且第二NMOS晶体管包括具有高k介电层的栅极绝缘膜，并且操作于堆积模式下的第二 NMOS晶体管的第二漏极-栅极电压高于操作于堆积模式下的第一 NMOS晶体管的第一漏极-栅极电压。
[0028]在根据本发明构思的原理的示范性实施例中，一种半导体电路包括:第一晶体管，其对第二节点的反相电压电平选通并且为第一节点供应电源电压;并联连接到第一晶体管的第二晶体管，其对第一节点的反相电压电平选通并且为第二节点供应电源电压;第三晶体管，其对输入信号的电压电平选通并且供应地电压；串联连接到第三晶体管的第四晶体管，其对电源电压选通并且将第三晶体管的输出转移到第一节点;第五晶体管，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管的第六晶体管，其对电源电压选通并且将第五晶体管的输出转移到第二节点，其中，第一晶体管到第六晶体管包括各自包括高k介电层的栅极绝缘膜。
[0029]在根据本发明构思的原理的示范性实施例中，第三晶体管对输入信号的电压电平选通并且下拉第一节点，而且第二晶体管对第一节点的电压电平选通并且上拉第二节点。
[0030]在根据本发明构思的原理的示范性实施例中，操作于堆积模式下的第三晶体管和第五晶体管的漏极-栅极电压高于操作于堆积模式下的第四晶体管和第六晶体管的漏极-栅极电压。
[0031]在根据本发明构思的原理的示范性实施例中，第三晶体管和第五晶体管的栅极绝缘膜的厚度小于第四晶体管和第六晶体管的栅极绝缘膜的厚度。
[0032]在根据本发明构思的原理的示范性实施例中，第三晶体管和第五晶体管的沟道长度小于第四晶体管和第六晶体管的沟道长度。
[0033]在根据本发明构思的原理的示范性实施例中，一种电路设计方法包括:分析包括多个MOS晶体管的半导体电路设计，并且选择在电路内以漏极电压高于栅极电压操作的第一晶体管；以及在电路设计中用包括具有高k介电层的栅极绝缘膜的更小的第二晶体管替代第一晶体管。
[0034]在根据本发明构思的原理的示范性实施例中，第一晶体管和第二晶体管是匪OS晶体管。
[0035]在根据发明构思的原理的示范性实施例中，当晶体管操作于堆积模式下时第二晶体管的漏极-栅极电压高于第一晶体管的漏极-栅极电压。
[0036]在根据本发明构思的原理的示范性实施例中，第二晶体管具有比第一晶体管的栅极绝缘层更薄的栅极绝缘层。
[0037]在根据本发明构思的原理的示范性实施例中，第二晶体管具有比第一晶体管更短的沟道长度。
【附图说明】
[0038]本发明构思的上述及其他特征和优点将通过参考附图详细描述其最优方案而变得更加明显，附图中:
[0039]图1是用于说明根据本发明构思的示范性实施例的电路设计系统的示意图；
[0040]图2是用于说明在图1中所示的电路设计系统中使用的三种类型的晶体管的示意图；
[0041]图3是用于说明使用图1中所示的电路设计系统的示范性电路设计的示意图；
[0042]图4是用于说明使用图1中所示的电路设计系统的另一示范性电路设计的示意图；
[0043]图5是用于说明使用图1中所示的电路设计系统的又一示范性电路设计的示意图；
[0044]图6是用于说明使用图1中所示的电路设计系统的再一示范性电路设计的示意图；
[0045]图7是用于说明使用图1中所示的电路设计系统的示范性半导体电路设计的示意图；
[0046]图8是示出图7中所示的半导体电路的操作的时序图；
[0047]图9是示出根据本发明构思的示范性实施例的电路设计方法的流程图；
[0048]图10是示出根据本发明构思的另一示范性实施例的电路设计方法的流程图；
[0049]图11是包括根据本发明构思的一些示范性实施例的半导体电路的电子系统的框图；以及
[0050]图12到图14示出根据本发明构思的一些示范性实施例的半导体器件可以应用于其的示范性半导体系统。
【具体实施方式】
[0051]将详细参考附图具体描述各种示范性实施例。然而，本发明构思可以以各种不同的形式具体实现，并且不应当是释为仅仅限制于这里示出的实施例。而是，提供这些实施例为示例以使得本公开将是彻底的和完全的，并且将向本领域技术人员充分传达本发明构思的概念。因此，对于本发明构思的一些实施例来说不描述一些已知的处理、元件和技术。除非另作说明，否则同样的参考标记贯穿附图和所写的描述表示同样的元件，因而将不重复对其的描述。在附图中，层和区域的尺寸和相对尺寸为了清楚而可能夸大。
[0052]将理解的是，虽然术语“第一”、“第二”、“第三”等等可以在这里用来描述各种元素、组件、区域、层和/或部分，但是，这些元素、组件、区域、层和/或部分不应当局限于这些术语。这些术语仅仅用于将一个元素、组件、区域、层或部分与另一区域、层或部分区分开。因而，下面讨论的第一元素、组件、区域、层或部分可以称作第二元素、组件、区域、层或部分而不脱离本发明构思的教导。
[0053]诸如“在之下”、“下方”、“较下”、“在上方”、“上方”等等的空间相对项可以在这里使用，以便于描述如图中所示一个元素或特征对另一元素(多个)或特征(多个)的相对关系。将理解的是，空间相对术语意图是包括除了图中所绘的方向之外在使用或操作中的设备的不同方向。例如，如果图中的设备反转，则被描述为在其它元素或特征“之下”或“下方”的元素将转向在该其它元素或特征“上方”。因而，示范性术语“下面”和“下方”可以包括上方和下方两个方向。否则，设备可以向东(旋转90度或其它方向)并且从而解释这里使用的空间相对描述符。另外，还将理解的是，当一个元素或层被称作在两个层“之间”时，它可以是在两个层之间的唯一一个层，或者还可以存在一个或多个居间层。
[0054]这里使用的术语仅是出于描述特定示范性实施例的目的而不是意在本发明构思的限制。如这里使用的，单数形式的“一”、“一个”和“所述”意在也包括复数形式，除非上下文清楚地指示不是这样。还将理解，术语“包括”和/或“包含”在本说明书中使用时，指定存在所述特征、整体、步骤、操作、元素和/或元件，而不排除存在或增加一个或多个其它特征、整体、步骤、操作、元素、元件和/或其群组。如这里所使用的，术语“和/或”包括一个或多个相关联的所列项中任意一个或全部组合。而且，术语“示范性”是用来指代例子或者图解。
[0055]应当明白，当一个元素或层被称作“在其上”、“连接到”、“耦接到”或“邻近于”另一个元素或层时，它可以是直接在其上、连接到、耦接到或邻近于其它元素或层，或者可以存在一个或多个中间元素或层。相反，当一个元素被称作“直接在其上”、“直接连接到”、“直接耦接到”或“紧邻于”另一个元素或层时，没有中间元素或层存在。
[0056]除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域的技术人员通常所理解的相同的意义。还将理解的是，诸如在通常使用的词典中定义的那些术语应该解释为具有与相关技术和/或本说明书的上下文中的意义一致的意义，并且将不以理想化或过度形式化的方式解释，除非清楚地在这里如此定义。
[0057]在下文中，将参考图1描述根据本发明的示范性实施例的电路设计系统。
[0058]图1是用于示出根据本发明构思的原理的电路设计系统的示范性实施例的示意图。
[0059]术语“单元”或者“模块”，如这里所使用的那样，意指但是不局限于执行某些任务的软件或者硬件组件，诸如现场可编程门阵列(FPGA)或者专用集成电路(ASIC)之类。但是，“单元”或“模块”不局限于软件或者硬件。“单元”或者“模块”可以有利地被配置为驻留在可寻址存储介质中并且被配置为在一个或多个处理器上运行。因而，举例来说，“单元”或者“模块”可以包括诸如软件组件、面向对象的软件组件、类组件和任务组件、过程、功能、属性、程序、子程序、程序代码节、驱动器、固件、微码、电路、数据、数据库、数据结构、表格、阵列和变量之类的组件。为所述组件和“单元”或者“模块”提供的功能可以合并成更少的组件和“单元”或者“模块”，或者还被分成附加组件和“单元”或者“模块”。
[0060]在根据本发明构思的原理的示范性实施例中，系统和方法可以通过例如测试或者模拟来确定电路设计内MOS晶体管的操作参数，诸如电压。根据本发明构思的原理的系统和方法可以在电路设计中识别以漏极电压高于栅极电压操作的MOS晶体管，并且用更小的晶体管来替代该MOS晶体管。更小的替代的晶体管可能因其具有比原始晶体管更薄的栅极绝缘层或者例如因其具有更短的沟道长度而尺寸更小，并且它可以包括高k介电层。类似地，具有尚k介电层的单个晶体管可以替代串联连接的MOS以减小电路的尺寸。在不范性实施例中，替代的晶体管的漏极-栅极电压Vdc可以比原始晶体管和漏极-栅极电压Vdc更高(也就是说，高于从设计中置换出的晶体管的漏极-栅极电压)。原始晶体管当操作于堆积模式(即，截止状态)下时可能面临降低的可靠性，但是因为替代的晶体管包括高k介电层，所以它可以在保持高漏极-栅极电压的同时通过其物理带隙偏移来保持可靠性。结果，使用根据本发明构思的原理的方法和装置实现的电路可以提供提高的可靠性和减小的尺寸。
[0061]参照图1，根据本发明构思的示范性实施例的电路设计系统I包括处理器10、存储器20、设计模块30、储存器40和总线50。
[0062]处理器10可以用于执行设计模块30的算术计算，稍后将更加详细地进行描述。在本发明构思的一些实施例中，处理器10可以包括中央处理单元(CPU)和图形处理单元(GPU)中的至少一个。另外，在图1中，仅仅示出一个处理器10，但是本发明构思的方面不限制于此。在本发明构思的一些实施例中，可以提供多个处理器10。换句话说，示出的电路设计系统I可以在许多方面不同，只要它可以在多核环境下被驱动即可。用这样的方式，如果电路设计系统I在多核环境下被驱动，则可以提高计算效率。
[0063]虽然没有具体示出，但是为了提高计算能力，处理器10还可以包括高速缓存L1、L2等等。在本发明构思的一些实施例中，处理器10可以是例如诸如现场可编程门阵列(FPGA)这样的半导体器件。
[0064]存储器20存储设计模块30使用处理器10执行电路设计操作所需的数据。在本发明构思的一些示范性实施例中，存储器20可以加载稍后将更加详细描述的、存储在储存器40中的多个晶体管设计以便将加载的晶体管设计提供给处理器10，或者可以存储由处理器10设计的电路设计以便随后将电路设计转移到储存器40。
[0065]在本发明构思的一些示范性实施例中，存储器20可以是例如诸如双数据速率同步动态随机存取存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)、单数据速率同步动态随机存取存储器(single data rate synchronousdynamic random access memory, SDR SDRAM)、低功率双数据速率(low power doubledata rate，LPDDR)SDRAM或者直接rambus DRAM(RDRAM)这样的任意易失性存储器的半导体存储器，但是本发明构思的方面不限制于此。
[0066]设计模块30将根据定义的要求使用采用稍后描述的存储在储存器40中的多个晶体管设计的处理器10来设计电路。
[0067]首先，设计模块30分析包括多个晶体管设计的电路设计，并且从多个晶体管设计当中选择在漏极电压高于栅极电压的区域中操作的第一晶体管设计。
[0068]具体来说，设计模块30可以接收包括存储在储存器40中的多个晶体管设计的电路设计，并且然后可以识别电路设计的各个晶体管的操作电压。例如，为了识别各个晶体管的操作电压，设计模块可以考虑应用于电路设计的输入信号来对电路设计执行模拟并且对用于控制电路设计的信号进行控制，由此识别各个晶体管的操作电压。在识别各个晶体管的操作电压之后，设计模块30选择在漏极电压高于栅极电压的区域中操作的第一晶体管设计。在本发明构思的一些示范性实施例中，第一晶体管设计可以包括NMOS晶体管。
[0069]接下来，设计模块30用第二晶体管设计替代所选择的第一晶体管设计。在示范性实施例中，第二晶体管设计具有比第一晶体管设计小的尺寸。这里使用的术语“尺寸”可以意指晶体管设备的总尺寸或者可以意指特定区域的厚度、长度或宽度或者晶体管器件的特征尺寸。
[0070]具体来说，在本发明构思的一些示范性实施例中，由设计模块30替代第一晶体管设计的第二晶体管设计的栅极绝缘膜的厚度可以小于第一晶体管设计的栅极绝缘膜的厚度。在本发明构思的其它一些示范性实施例中，由设计模块30替代第一晶体管设计的第二晶体管设计的沟道长度可以小于第一晶体管设计的沟道长度。在本发明构思的其它示范性实施例中，例如，设计模块30可以选择两个第一晶体管设计，并且可以用一个单个的第二晶体管设计替代所选择的两个第一晶体管设计。
[0071]在示范性实施例中，操作于堆积模式下的第二晶体管设计的第二漏极-栅极电压Vdc高于操作于堆积模式下的第一晶体管设计的第一漏极-栅极电压VDC。
[0072]例如，假定施加于第一晶体管设计的栅极绝缘膜的电压是IV并且施加于第一晶体管设计的漏极的电压是2V。如果第一晶体管设计由于施加于栅极电极的IV电压而操作于反相模式，则可以不牺牲第一晶体管设计的可靠性。但是，如果第一晶体管设计的栅极-源极电压Vcs不超过第一晶体管设计的阈值电压以使得第一晶体管设计操作于堆积模式，也就是说，截止状态下，则可能牺牲第一晶体管设计的可靠性。例如，如果施加于第一晶体管的栅极电极的电压是0V，则第一晶体管的漏极-栅极电压Vdc是2V，其在本例中超出了保持第一晶体管设计的可靠性的电压范围。
[0073]在本发明构思的各种示范性实施例中，当由设计模块30替代的第二晶体管操作于堆积模式下时，第二晶体管具有比第一晶体管高的漏极-栅极电压VDC。在示范性实施例中，因为第二晶体管包括高k介电层，所以对于第二晶体管来说有必要在第二晶体管操作于反相模式下时保持在IV电压下的可靠性。但是，当第二晶体管操作于堆积模式下时，它可以在具有2V的漏极-栅极电压Vdc的同时通过物理带隙偏移保持可靠性。另外，因为第二晶体管的尺寸比第一晶体管更小，所以可以在保持可靠性的同时减小电路设计的面积。结果，由此设计的电路可以具有提尚的性能并且可以降低功耗。
[0074]稍后将详细参考图3到图7描述替代具有比设计模块30选择的第一晶体管设计的尺寸更小的第二晶体管设计的具体实施例。
[0075]在本发明构思的一些示范性实施例中，设计模块30可以用软件实现，但是本发明构思的方面不限制于此。在设计模块30用软件实现的本发明构思的一些示范性实施例中，其设计模块30可以以代码的形式存储在储存器40中或者可以以代码的形式存储在与储存器40分离的另一储存器(未示出)中。
[0076]储存器40存储设计模块30使用处理器10执行电路设计操作所需要的多个晶体管设计。在示范性实施例中，存储在储存器40中的多个晶体管设计是包括高k介电层的晶体管的设计。也就是说，存储在储存器40中的多个晶体管设计中的每一个可以在其栅极绝缘膜中包括高k介电层。
[0077]在本发明构思的一些示范性实施例中，栅极绝缘膜形成在衬底上并且可以包括防止衬底(例如，器件隔离层)与栅极绝缘膜之间的界面失效的界面层，以及形成在界面层上的高k介电层。在本发明构思的一些示范性实施例中，界面层可以包括具有介电常数(k)为9或更小的低k材料层，诸如例如二硅氧化物层(k~4)或者硅氮氧化物层(根据氧与氮原子的浓度，k与4?8)。可替换地，界面层可以包括硅酸盐或者上面所列的层的组合。
[0078]在本发明构思的一些示范性实施例中，高k介电层可以包括例如从由HfS1N、Hf02、Zr02、Ta205、Ti02、SrTi03、BaTi03和SrT13组成的组中选择的一个。在本发明构思的一些示范性实施例中，栅极绝缘膜可以根据将要形成的器件的种类形成为适当的厚度，稍后将详细参考图2进行描述。
[0079]在本发明构思的一些示范性实施例中，储存器40可以包括例如非易失性存储器件。非易失性存储器件的例子可以包括NAND闪存、NOR闪存、MRAM、PRAM、RRAM等等，但是本发明构思的方面不限制于此。在本发明构思的其它一些示范性实施例中，存储器10可以包括硬盘驱动器(HDD)、固态驱动器(SSD)、诸如CD-ROM或者DVD-ROM之类的光驱和磁存储器。
[0080]处理器10、存储器20、设计模块30和存储器40可以通过总线50交换数据。具体来说，总线50的示范性实施例可以包括多层高级高性能总线(AHB)或者多层高级可扩展接口(AXI)，但是本发明构思的方面不限制于此。
[0081]图2是用于示出在图1中所示的电路设计系统的示范性实施例中使用的三种类型的晶体管的不意图。
[0082]在图2中，示出第一类型晶体管100、第二类型晶体管120和第三类型晶体管140的示范性实施例。在根据本发明构思的示范性实施例的电路设计系统I中，储存器40可以存储针对第一类型晶体管100、第二类型晶体管120和第三类型晶体管140的晶体管设计，并且设计模块30可以通过处理器10使用预存在储存器40中的三种类型的晶体管设计来设计电路。
[0083]第一类型晶体管100包括形成在衬底上的栅极电极102、源极区108和漏极区110以及形成在衬底与栅极电极102之间的栅极绝缘膜104。如果第一类型晶体管100导通，则在源极区108与漏极区110之间形成沟道106。由此形成的晶体管的结构也被应用于第二类型晶体管120和第三类型晶体管140，并且将不给出其重复的描述。
[0084]第二类型晶体管120包括形成在衬底与栅极电极122之间的栅极绝缘膜124。第二类型晶体管120的栅极绝缘膜124的厚度d2大于第一类型晶体管100的栅极绝缘膜104的厚度dl。因此，包括比第一类型晶体管100的栅极绝缘膜104更厚的栅极绝缘膜124的第二类型晶体管120可能占用更大面积、体积，或者通常在尺寸上比第一类型晶体管更小。包括比第一类型晶体管100的栅极绝缘膜104更厚的栅极绝缘膜124的第二类型晶体管120可以具有比第一类型晶体管100更高的阈值电压。
[0085]第三类型晶体管140可以包括形成在源极区148与漏极区150之间的沟道146。第三类型晶体管140的栅极绝缘膜144的厚度d3大于第一类型晶体管100的栅极绝缘膜104的厚度dl，而且第三类型晶体管140的沟道146的长度L3小于第二类型晶体管120的沟道126的长度L2。因此，具有比第二类型晶体管120的沟道126更短的沟道146的第三类型晶体管140可以占用比第二类型晶体管120更小的面积(或者尺寸)。具有比第二类型晶体管120的沟道126更短的沟道146的第三类型晶体管140具有比第二类型晶体管120低的漏极-源极电压Vds0
[0086]在本发明构思的一个示范性实施例中，第一类型晶体管100可以包括单个栅极(SG)晶体管，第二类型晶体管120可以包括具有比SG晶体管的栅极绝缘膜更厚的栅极绝缘膜的增强型栅极(EG)晶体管，并且第三类型晶体管140可以包括比SG晶体管的栅极绝缘膜更厚的栅极绝缘膜、以及具有比EG晶体管的沟道长度更小的沟道长度的EGV晶体管，但是本发明构思的方面不限制于此。
[0087]在下文中，将参考图3到图7描述根据本发明构思的示范性实施例的、使用存储在电路设计系统I的储存器40中的三种类型的晶体管设计来设计电路的各种示范性实施例。
[0088]图3是用于说明使用图1中所示的电路设计系统的示范性电路设计的示意图。
[0089]参照图3，根据本发明构思的示范性实施例的电路设计系统I的设计模块30分析包括多个晶体管设计的电路设计，并且选择在漏极电压高于栅极电压的区域中操作的第二类型晶体管设计Ql。
[0090]接下来，电路设计系统I的设计模块30查找存储在储存器40中的多个电路设计并且取出针对具有比第二类型晶体管设计Ql尺寸更小的第一类型晶体管设计Q2的晶体管设计。电路设计系统I的设计模块30可以用从储存器40中取出的第一类型晶体管设计Q2替代从电路设计中选择的第二类型晶体管设计Ql。
[0091]在示范性实施例中，第一类型晶体管设计Q2是包括高k介电层并且具有比第二类型晶体管设计Ql的栅极绝缘膜更厚的栅极绝缘膜的晶体管设计。第一类型晶体管设计Q2具有比第二类型晶体管设计Ql更小的面积或者尺寸并且具有比第二类型晶体管设计Ql更低的阈值电压。
[0092]在示范性实施例中，操作于堆积模式(AC模式)下的第一类型晶体管设计Q2的漏极-栅极电压Vdc高于操作于堆积模式下的第二类型晶体管设计Ql的漏极-栅极电压VDC。
[0093]如上所述，操作于漏极电压高于栅极电压的区域中的第二类型晶体管设计Ql被第一类型晶体管设计Q2所替代，该第一类型晶体管设计Q2包括具有高k介电层的栅极绝缘膜并且比第二类型晶体管设计Ql小，结果，可以在保持电路的可靠性的同时减小电路设计所需要的面积。
[0094]图4是用于示出使用图1中所示的电路设计系统的另一示范性电路设计的示意图。
[0095]参照图4，根据本发明构思的示范性实施例的电路设计系统I分析包括多个晶体管设计的电路设计，然后选择在漏极电压高于栅极电压的区域中操作的第二类型晶体管设计Ql0
[0096]接下来，电路设计系统I的设计模块30查找存储在储存器40中的多个电路设计并且取出针对具有比第一类型晶体管设计Q2尺寸更小的第三类型晶体管设计Q3的晶体管设计。电路设计系统I的设计模块30可以用从储存器40中取出的第三类型晶体管设计Q3替代由电路设计中选择的第二类型晶体管设计Ql。
[0097]在示范性实施例中，第三类型晶体管设计Q3是包括高k介电层的晶体管设计，并且它的沟道比第二类型晶体管设计Ql的沟道更短。第三类型晶体管设计Q3的漏极-源极电压Vds比第二类型晶体管设计Ql的漏极-源极电压更低。
[0098]在示范性实施例中，操作于堆积模式下的第三类型晶体管设计Q3的漏极-栅极电压Vdc高于操作于堆积模式下的第二类型晶体管设计Ql的漏极-栅极电压VDC。
[0099]如上所述，在根据本发明构思的原理的示范性实施例中，操作于漏极电压高于栅极电压的区域中的第二类型晶体管设计Ql被第三类型晶体管设计Q3所替代，该第三类型晶体管设计Q3包括具有高k介电层的栅极绝缘膜并且比第二类型晶体管设计Ql小，由此在保持可靠性的同时减小电路设计的面积。
[0100]图5是用于示出使用图1中所示的电路设计系统的另一示范性电路设计的示意图。
[0101]参照图5，根据本发明构思的示范性实施例的电路设计系统I分析包括多个晶体管设计的电路设计并且选择包括在漏极电压高于栅极电压的区域中操作的两个子晶体管设计Q4和Q5的晶体管。在本示范性实施例中，两个子晶体管设计Q4和Q5可以彼此串联连接。例如，两个子晶体管设计Q4和Q5可以是NMOS晶体管，并且子晶体管设计Q5的漏极可以连接到子晶体管设计Q4的源极。电路设计系统I的设计模块30查找存储在储存器40中的多个电路设计并且取出与两个子晶体管设计Q4和Q5相同类型的晶体管设计Q6。电路设计系统I的设计模块30可以用一个单个的晶体管设计Q6替代串联连接的两个子晶体管设计Q4和Q5。在示范性实施例中，替代的晶体管设计Q6的漏极电压可以与子晶体管设计Q4的漏极电压相同。
[0102]在示范性实施例中，操作于堆积模式下的晶体管设计Q6的漏极-栅极电压Vdc高于操作于堆积模式下的子晶体管设计Q4和Q5中的每一个的漏极-栅极电压VDG。
[0103]如上所述，串联连接的两个子晶体管设计Q4和Q5被晶体管设计Q6替代，该晶体管设计Q6包括采用高k介电层的栅极绝缘膜并且具有与两个子晶体管设计Q4和Q5相同类型，由此在保持可靠性的同时减小电路设计的面积。
[0104]图6是用于示出使用图1中所示的电路设计系统的另一示范性电路设计的示意图。
[0105]参照图6，根据本发明构思的示范性实施例的电路设计系统I分析包括多个晶体管设计的电路设计，然后选择包括在漏极电压高于栅极电压的区域中操作的两个子晶体管设计Q4和Q5的晶体管。在本示范性实施例中，两个子晶体管设计Q4和Q5可以串联连接。例如，两个子晶体管设计Q4和Q5可以是NMOS晶体管，并且子晶体管设计Q5的漏极可以连接到子晶体管设计Q4的源极。电路设计系统I的设计模块30查找存储在储存器40中的多个电路设计并且取出与两个子晶体管设计Q4和Q5不同类型的晶体管设计Q7。在示范性实施例中，晶体管设计Q7可以包括比两个子晶体管设计Q4和Q5中的每一个的栅极绝缘膜都更厚的栅极绝缘膜。电路设计系统I的设计模块30可以用一个单个的晶体管设计Q7替代由电路设计选择的串联连接的两个子晶体管设计Q4和Q5。在示范性实施例中，替代的晶体管设计Q7的漏极电压可以与子晶体管设计Q4的漏极电压相同。
[0106]在示范性实施例中，晶体管设计Q7是包括高k介电层的晶体管设计，并且晶体管设计Q7的栅极绝缘膜的厚度可以大于两个子晶体管设计Q4和Q5中的每一个的栅极绝缘膜的厚度。在根据本发明构思的原理的示范性实施例中，即使栅极绝缘膜的厚度增加(例如，Q7的栅极绝缘膜的厚度大于Q4和Q5的栅极绝缘膜的厚度)，栅极绝缘膜的厚度的增加量小于一个单个的晶体管设计Q7替代两个子晶体管设计Q4和Q5的尺寸的降低量。因此，晶体管设计Q7具有比两个子晶体管设计Q4和Q5更小的尺寸。
[0107]在示范性实施例中，操作于堆积模式下的晶体管设计Q7的漏极-栅极电压Vdc高于操作于堆积模式下的子晶体管设计Q4和Q5中的每一个的漏极-栅极电压VDG。
[Ο1。8]如上所述，串联连接的两个子晶体管设计Q4和Q5被晶体管设计Q7替代，该晶体管设计Q7包括具有高k介电层的栅极绝缘膜并且具有与两个子晶体管设计Q4和Q5不同的类型，由此在保持可靠性的同时减小电路设计的面积。
[0109]在本发明构思的一些示范性实施例中，前述晶体管设计可以包括匪OS晶体管设计，但是本发明构思的方面不限制于此。在本发明构思的示范性实施例中，由电路设计系统I设计的电路可以包括电平移位或者静电放电(electrostatic discharge，ESD)保护电路，但是本发明构思的方面不限制于此。
[0110]图7是用于示出使用图1中所示的电路设计系统的示范性半导体电路设计的示意图。
[0111]参照图7，使用根据本发明构思的示范性实施例的电路设计系统设计的半导体电路2包括晶体管Pl、P2、N1、N2、N3和N4。在示范性实施例中，晶体管Pl、P2、N1、N2、N3和N4中的每一个可以包括具有高k介电层的栅极绝缘膜。
[0112]第一晶体管Pl对第二节点Z2的电压电平选通并且为第一节点Zl供应电源电压VDD，而且第二晶体管P2并联连接到第一晶体管Pl并且对第一节点Zl的电压电平选通，并且为第二节点Z2供应电源电压VDD。
[0113]第三晶体管N3对输入信号IN的电压电平选通并且供应地电压，第四晶体管NI串联连接到第三晶体管N3并且对电源电压VDD选通，并且将第三晶体管N3的输出转移到第一节点Z1。
[0114]第五晶体管N4对输入信号IN的反相电压电平选通并且供应地电压，并且第六晶体管N2串联连接到第五晶体管N4并且对电源电压VDD选通，并且将第五晶体管N4的输出转移到第二节点Z2。
[0115]在本发明构思的一些示范性实施例中，可操作于堆积模式下的第三晶体管N3和第五晶体管N4中的每一个的漏极-栅极电压Vdg可以比堆积模式下的第四晶体管NI和第六晶体管N2中的每一个的漏极-栅极电压Vdc更高。
[0116]在本发明构思的一些示范性实施例中，第三晶体管N3和第五晶体管N4的栅极绝缘膜的厚度可以小于第四晶体管NI和第六晶体管N2的栅极绝缘膜的厚度。
[0117]在本发明构思的一些示范性实施例中，第三晶体管N3和第五晶体管N4的沟道长度可以小于第四晶体管NI和第六晶体管N2的沟道长度。
[0118]图8是示出图7中所示的半导体电路的操作的时序图。
[0119]与图7—起参照图8，第三晶体管N3可以对输入信号IN的电压电平选通并且可以下拉第一节点Zl，第二晶体管P2可以对第一节点Zl的电压电平选通并且可以上拉第二节点Z2。
[0120]具体来说，如图8的时段Tl中所示，其中输入信号IN的电压电平是“高”，对输入信号IN的电压电平选通的第三晶体管N3和被电源电压VDD选通的第四晶体管NI被导通。因此，第一节点Zl的电压电平变成“低”，并且对第一节点Zl的电压选通的第二晶体管P2被导通以为输出OUT供应电源电压VDD。
[0121]假定输入信号IN的“高”电压电平是VDDl并且连接到第二晶体管P2的源极的电源电压是VDD2，输入信号IN的“高”电压电平——其在图8的时段Tl中被输入作为VDDl电平——被电平移位到具有电压电平VDD2。
[0122]类似地，第五晶体管N4可以对输入信号IN的反相电压电平选通并且可以下拉第二节点Z2，并且第一晶体管Pl可以对第二节点Z2的电压电平选通并且可以上拉第一节点Z1。
[0123]具体来说，如图8的时段T2中所示，其中输入信号IN的电压电平是“低”，对输入信号IN的电压电平选通的第五晶体管N4和被电源电压VDD选通的第六晶体管N2被导通。因此，第二节点Z2的电压电平变成“低”，并且对第二节点Z2的反相电压选通的第一晶体管Pl被导通以为第一节点Zl供应电源电压VDD。因此，图8的时段T2中的电压电平变成“低”，例如，0V。
[0124]图9是示出根据本发明构思的示范性实施例的电路设计方法的流程图。参照图9，根据本发明构思的示范性实施例的电路设计方法包括分析包括多个晶体管的半导体电路(S901)，从多个晶体管当中选择操作于漏极电压高于栅极电压的区域中的第一晶体管(S903)，用具有比第一晶体管更小尺寸的第二晶体管替代所选择的第一晶体管(S905)，以及设置第二晶体管的操作模式在堆积模式下(S907)。在示范性实施例中，第二晶体管包括具有高k介电层的栅极绝缘膜。
[0125]在本发明构思的一些示范性实施例中，第二晶体管的栅极绝缘膜的厚度可以小于第一晶体管的栅极绝缘膜的厚度。在本发明构思的一些示范性实施例中，第二晶体管设计的沟道长度可以比第一晶体管设计的沟道长度更短。
[0126]在示范性实施例中，操作于堆积模式下的第二晶体管设计的第二漏极-栅极电压高于操作于堆积模式下的第一晶体管设计的第一漏极-栅极电压。
[0127]图10是示出根据本发明构思的另一示范性实施例的电路设计方法的流程图。
[0128]参照图10，根据本发明构思的另一示范性实施例的电路设计方法包括分析包括多个晶体管的半导体电路(S1001)，从多个晶体管当中选择包括串联连接的第一子晶体管和第二子晶体管的第一晶体管，第一晶体管操作于漏极电压高于栅极电压的区域中(S1003)，用单个第二晶体管替代第一子晶体管和第二子晶体管(S1005)，以及设置第二晶体管的操作模式在堆积模式下(S1007)。在示范性实施例中，第二晶体管包括具有高k介电层的栅极绝缘膜。
[0129]在本发明构思的一些示范性实施例中，第一子晶体管和第二晶体管和第二晶体管可以是具有相同类型的晶体管。在本发明构思的一些示范性实施例中，第二晶体管可以是包括比第一子晶体管和第二子晶体管更厚的栅极绝缘膜的晶体管。
[0130]在示范性实施例中，操作于堆积模式下的第二晶体管设计的第二漏极-栅极电压可以比操作于堆积模式下的第一子晶体管设计的第三漏极-栅极电压和第二子晶体管设计的第四漏极-栅极电压更高。
[0131]在本发明构思的一些示范性实施例中，计算机可读记录介质可以包括用于运行图9和图10中所示的电路设计方法的程序。在本发明构思的一些示范性实施例中，计算机可读记录介质可以相应于电路设计系统I的储存器40，并且程序可以在电路设计系统I的处理器10上运行。
[0132]接下来，将参考图11描述包括根据本发明的一些示范性实施例的半导体电路的电子系统。
[0133]图11是包括根据本发明构思的一些示范性实施例的半导体电路的电子系统的框图。
[0134]参照图11，电子系统1100可以包括控制器1110、输入/输出设备(1/0)1120、存储设备1130、接口 1140和总线1150。控制器1110、1/0 1120、存储设备1130和/或接口 1140可以通过总线1150连接到彼此。总线1150相应于数据通过其移动的路径。
[0135]控制器1110可以包括微处理器、数字信号处理器、微控制器和具有类似这些元件的功能的功能的逻辑元件。I/o 1120可以包括键盘垫、键盘、显示设备等等。存储设备1130可以存储数据和/或命令。接口 1140可以执行发送数据到通信网络或者从通信网络接收数据的功能。接口 1140可以是有线的或者无线的。例如，接口 1140可以包括天线或者有线/无线收发机等等。
[0136]虽然未示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为提高控制器1110的操作的操作存储器。在示范性实施例中，根据本发明构思的示范性实施例的半导体器件可以采用作为操作存储器。另外，根据本发明构思的示范性实施例的半导体电路可以提供于存储设备1130中或者可以提供于例如控制器1110或者I/O 1120的一些组件中。
[0137]电子系统1100可以应用于例如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者有能力在无线环境中发送和/或接收信息任一类型的电子设备。
[0138]图12到图14示出根据本发明构思的一些示范性实施例的半导体器件可以应用于其的示范性半导体系统。
[0139]图12示出根据本发明构思的示范性实施例的半导体器件应用于平板计算机(1200)的例子，图13示出根据本发明构思的示范性实施例的半导体器件应用于笔记本计算机(1300)的例子，图14示出根据本发明构思的示范性实施例的半导体器件应用于智能电话(1400)的例子。可以对平板PC1200、笔记本计算机1300、智能电话1400等等采用根据本发明构思的一些示范性实施例的半导体电路中的至少一个。
[0140]根据本发明构思的一些示范性实施例的半导体电路也可以应用于这里没有示出的其它IC器件。也就是说，在上述实施例中，仅仅平板PC 1200、笔记本计算机1300和智能电话1400被例证为了根据本发明构思的示范性实施例的半导体系统，但是本发明构思的方面不限制于此。
[0141]在本发明构思的一些示范性实施例中，半导体系统可以实现为计算机、超移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、电子书、便携多媒体播放器(PMP)、便携游戏机、导航设备、黑盒子、数字照相机、3维(3D)电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器等等。
[0142]虽然已经参考本发明的实施例具体示出并且描述了本发明构思，但是本领域技术人员将理解的是，在形式和细节上可以在这里进行各种变化而不脱离如以下权利要求所定义的本发明构思的精神和范围。因此，期望所给出的实施例在各方面都将视为说明性的而非限制性的，引用所附权利要求而非上述描述来指示本发明构思的范围。
【主权项】
1.一种半导体电路，包括: 第一晶体管P1，其对第二节点Z2的电压电平选通并且为第一节点Zl供应电源电压； 并联连接到第一晶体管Pl的第二晶体管P2，其对第一节点Zl的电压电平选通并且为第二节点Z2供应电源电压； 第三晶体管N3，其对输入信号的电压电平选通并且供应地电压； 串联连接到第三晶体管N3的第四晶体管NI，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Zl; 第五晶体管N4，其对输入信号的反相电压电平选通并且供应地电压；以及串联连接到第五晶体管N4的第六晶体管N2，其对电源电压选通并且将第五晶体管N4的输出转移到第二节点Z2， 其中，第三晶体管N3和第四晶体管N4包括高k介电层。2.如权利要求1所述的半导体电路，其中，操作于堆积模式下的第三晶体管N3和第五晶体管N4的漏极-栅极电压高于操作于堆积模式下的第四晶体管NI和第六晶体管N2的漏极-栅极电压。3.如权利要求1所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的栅极绝缘膜的厚度小于第四晶体管NI和第六晶体管N2的栅极绝缘膜的厚度。4.如权利要求1所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的沟道长度小于第四晶体管NI和第六晶体管N2的沟道长度。5.如权利要求1所述的半导体电路，其中，第三晶体管N3对输入信号的电压电平选通并且下拉第一节点Zl，以及第二晶体管P2对第一节点Zl的电压电平选通并且上拉第二节点Z2。6.如权利要求5所述的半导体电路，其中，当输入信号的电压电平是第一电压电平时，第三晶体管N3和第四晶体管NI导通，并且第一节点Zl的电压电平是不同于第一电压电平的第二电压电平。7.如权利要求5所述的半导体电路，其中，当输入信号的电压电平是第一电压电平时，第二晶体管P2导通。8.如权利要求1所述的半导体电路，其中，第五晶体管N4对输入信号的电压电平选通并且下拉第二节点Z2，以及第一晶体管Pl对第二节点Z2的电压电平选通并且上拉第一节点Zlo9.如权利要求8所述的半导体电路，其中，当输入信号的电压电平是第二电压电平时，第五晶体管N4和第六晶体管N2导通，并且第二节点Z2的电压电平是第二电压电平。10.如权利要求8所述的半导体电路，其中，当输入信号的电压电平是第一电压电平时，第一晶体管Pl导通。11.一种半导体电路，包括: 第一晶体管P1，其对第二节点Z2的电压电平选通并且为第一节点Zl供应电源电压； 并联连接到第一晶体管Pl的第二晶体管P2，其对第一节点Zl的电压电平选通并且为第二节点Z2供应电源电压； 第三晶体管N3，其对输入信号的电压电平选通并且供应地电压； 串联连接到第三晶体管N3的第四晶体管NI，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Zl; 第五晶体管N4，其对输入信号的反相电压电平选通并且供应地电压；以及 串联连接到第五晶体管N4的第六晶体管N2，其对电源电压选通并且将第五晶体管N4的输出转移到第二节点Z2， 其中，第三晶体管N3的面积小于第四晶体管NI的面积，并且第五晶体管N4的面积小于第六晶体管N2的面积。12.如权利要求11所述的半导体电路，其中，操作于堆积模式下的第三晶体管N3和第五晶体管N4的漏极-栅极电压高于操作于堆积模式下的第四晶体管NI和第六晶体管N2的漏极-栅极电压。13.如权利要求11所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的栅极绝缘膜的厚度小于第四晶体管NI和第六晶体管N2的栅极绝缘膜的厚度。14.如权利要求11所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的沟道长度小于第四晶体管NI和第六晶体管N2的沟道长度。15.如权利要求11所述的半导体电路，其中，第三晶体管N3和第五晶体管N4的阈值电压低于第四晶体管NI和第六晶体管N2的阈值电压。16.—种半导体电路，包括: 第二晶体管P2，其对第一节点Zl的电压电平选通并且为输出节点供应电源电压； 第三晶体管N3，其对输入信号的电压电平选通并且供应地电压；以及 串联连接到第三晶体管N3的第四晶体管NI，其对电源电压选通并且将第三晶体管N3的输出转移到第一节点Zl; 其中，输入信号的电压电平偏移到由导通的第二晶体管P2提供的电源电压的电压电平，以及 其中，第三晶体管N3的栅极绝缘膜的厚度小于第四晶体管NI的栅极绝缘膜的厚度。17.如权利要求16所述的半导体电路，其中，操作于堆积模式下的第三晶体管N3的漏极-栅极电压高于操作于堆积模式下的第四晶体管NI的漏极-栅极电压。18.如权利要求16所述的半导体电路，其中，第三晶体管N3的沟道长度小于第四晶体管NI的沟道长度。19.如权利要求16所述的半导体电路，其中，第三晶体管N3的阈值电压低于第四晶体管NI的阈值电压。20.如权利要求16所述的半导体电路，其中，第三晶体管N3的面积小于第四晶体管NI的面积。
【文档编号】G06F17/50GK105843981SQ201610079496
【公开日】2016年8月10日
【申请日】2016年2月4日
【发明人】李庚泽, 裵相右, 金慧珍, 朴浚均, 李贤雨
【申请人】三星电子株式会社