用于高度缩放的晶体管的接触件的制作方法
【专利说明】用于高度缩放的晶体管的接触件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年11月18日提交的标题为“Contacts for Highly ScaledTransistors”的美国临时申请第62/081,348号的权益，其全文通过引用并入本文。
技术领域
[0003]本发明实施例涉及用于高度缩放的晶体管的接触件。
【背景技术】
[0004]半导体集成电路(IC)产业已经历了指数式发展。IC材料和设计中的技术进步已经产生了数代1C，其中每一代IC比上一代IC都具有更小更复杂的电路。在IC演进的过程中，功能密度(即，每一芯片面积上互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))有所降低。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小也增加了加工和制造IC的复杂性。
[0005]例如，已经开发了多栅极场效应晶体管(FET)，为了它们的高驱动电流、较小的覆盖区以及对短沟道效应的良好控制。多栅极FET的实例包括双栅极FET、三栅极FET、欧米茄-栅极FET，以及全环栅(或环绕栅极)FET,全环栅FET包括在水平全环栅(HGAA) FET和垂直全环栅(VGAA) FET。期望多栅极FET将半导体工艺技术缩放为超出传统块状金属氧化物半导体FET(MOSFET)技术的限制。然而，由于晶体管器件结构按比例缩小并成为三维，晶体管接触电阻表现出对器件性能增加的影响。传统的接触件形成方案中，高度缩放的多栅极FET中的晶体管接触电阻会限制远超过50%的器件固有性能。
【发明内容】
[0006]根据本发明的一些实施例，提供了一种半导体器件，包括:衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一 S/D区和所述第二 S/D区之间；栅极，与所述沟道接合；以及接触部件，连接至所述第一 S/D区，其中:所述接触部件包括:第一接触层和位于所述第一接触层上方的第二接触层；所述第一接触层具有共形的截面轮廓；并且所述第一接触层在所述第一 S/D区的至少两个侧面上与所述第一 S/D区接触或者包裹环绕所述第一 S/D区。
[0007]根据本发明的另一些实施例，提供了一种在垂直全环栅(VGAA)器件中形成接触件的方法，包括:接收VGAA器件，所述VGAA器件具有衬底；第一源极/漏极(S/D)区，位于所述衬底上方；隔离结构，位于所述衬底上方并且环绕所述第一 S/D区；沟道，位于所述第一 S/D区上方；第二 S/D区，位于所述沟道上方；栅极，包裹环绕所述沟道；和介电层，位于所述隔离结构和所述第一 S/D区上方；蚀刻所述介电层和所述隔离结构以形成开口，其中，所述开口暴露所述第一 S/D区的至少两个侧面；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一 S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。
[0008]根据本发明的又一些实施例，还提供了一种在多栅极半导体器件中形成接触件的方法，包括:接收多栅极半导体器件，所述多栅极半导体器件具有:衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一 S/D区和所述第二 S/D区之间；栅极，接合所述沟道；和介电层，位于所述第一 S/D区上方；蚀刻所述介电层以形成开口，其中，所述开口暴露所述第一 S/D区的至少两个侧面或者包裹环绕所述第一 S/D区；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一 S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。
【附图说明】
[0009]结合附图阅读下面的详细描述可以最好地理解本发明。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
[0010]图1示出根据本发明的各个方面的制造半导体器件的方法的流程图。
[0011]图2A、图2B、图2C、图3A、图3B、图4A、图4B、图5A和图5B是根据一些实施例的根据图1的方法形成半导体器件的透视图和截面图。
[0012]图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是根据一些实施例的根据图1的方法形成半导体器件的透视图和截面图。
[0013]图1OA和1B是根据图1的方法的一些实施例构造的半导体器件的截面图。
[0014]图10C、图 10D、图 10E、图 10F、图 10G、图 10H、图 101、图 10J、图 10K、图 10L、图 10M、图10N、图100和图1OP是根据图1的方法的一些实施例构造的半导体器件的截面图。
[0015]图1lA和图1lB是根据图1的方法的一些实施例构造的另一半导体器件的截面图。
[0016]图12示出根据本发明的各个方面的制造半导体器件的方法的流程图。
[0017]图13A、图13B、图14A、图14B、图15、图16、图17、图18和图19是根据一些实施例的根据图2的方法形成的半导体器件的透视图和截面图。
[0018]图20是根据图2的方法的实施例形成的另一半导体器件的截面图。
[0019]图21、图22、图23、图24和图25是根据一些实施例的形成图20的半导体器件的截面图。
【具体实施方式】
[0020]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系O
[0021]而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0022]本发明通常涉及半导体器件，并且更具体地涉及具有诸如水平多栅极晶体管和垂直多栅极晶体管的多栅极晶体管的半导体器件。水平多栅极晶体管的实例包括双栅极FET、三栅极FET、欧米茄-栅极FET和水平全环栅(HGAA) FET。垂直多栅极晶体管的实例包括垂直全环栅(VGAA) FET和隧道FET (TFET)。此外，HGAA FET和VGAA FET可以包括一个或多个纳米线沟道、条形沟道或其他适当的沟道结构。本发明的一个目的是提供用于多栅极晶体管的新型源极/漏极(S/D)接触件，其中新型S/D接触件比传统的S/D接触件具有降低的接触电阻。
[0023]在下面的讨论中，本发明的各个实施例描述于制造器件100、200、300、400、500、600和700的上下文中。这些器件是可以用本发明的一些实施例制造的非限制性实例。而且，器件100、200、300、400、500、600和700的每个可以是集成电路(IC)加工过程中制造的中间器件或其部分，其可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，无源组件，诸如电阻器、电容器和电感器，以及有源组件，诸如P型FET、n型FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元以及它们的组合。
[0024]第一个实施例
[0025]现参考制造器件100中的图1至图5B来描述本发明的第一实施例。图1示出根据本发明的各个方面形成半导体器件(诸如具有多栅极结构的半导体器件)的方法10的流程图。方法10仅是示例，并不旨在限制超出权利要求明确叙述的本发明的内容。方法10之前、期间和之后可以提供额外的操作，且所描述的一些操作可以被更换、排除或移动用于该方法的其他实施例。
[0026]在操作12中，方法10(图1)接收如图2A、图2B和图2C所示的器件100，其中图2A是器件100的透视示意图，图2B是器件100沿图2A的“A-A”线的截面图，和图2C是器件100沿图2A的“B-B”线的截面图。共同参考图2A、2B和2C，器件100包括衬底102、鳍104、隔离结构106、栅极108和介电层110。鳍104从衬底102向上突出(沿“z”方向)。隔离结构106设置在衬底上方并与鳍104的底部相邻。它将鳍104与器件100的其他有源区(未示出)隔离开。栅极108形成在隔离结构106上方并在鳍104的三侧上与鳍接合。因此，所示的器件100是三栅极器件。其他类型的栅极结构，诸如双栅极(例如，栅极108接合鳍104的两个侧面)、欧米茄-栅极(例如，栅极108完全接合鳍104的顶面和两个侧面并且部分接合鳍104的底面)上和全环栅(例如，栅极108完全接合鳍104的顶面、底面和两个侧面)，都在本发明的范围之内。介电层110设置在鳍104、隔离结构106和栅极108的上方。器件100的各个元件将在下面的部分中进一步描述。
[0027]衬底102是在本实施例中的硅衬底。可选地，衬底102可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括 SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GaInP 和 / 或 GaInAsP ;或它们的组合。
[0028]鳍104适于形成η型FET或P型FET。鳍104可以使用包括光刻和蚀刻工艺的合适的工艺来制造。光刻工艺可以包括:形成位于衬底102上面的光刻胶层(抗蚀剂)，将光刻胶曝光至图案，执行曝光后烘烤工艺，以及显影该光刻胶以形成包括光刻胶的掩蔽元件。然后使用该掩蔽元件以在衬底102内蚀刻凹槽，从而在衬底102上留下鳍104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他适合的工艺。可选地，可以使用芯轴-间隔件双重图案化光刻形成鳍104。用于形成鳍104的方法的许多其他实施例可能是合适的。
[0029]隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构106通过在衬底102中蚀刻沟槽来形成，例如，作为鳍104形成工艺的一部分形成。随后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构106可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
[0030]参考图2B进一步阐述鳍104和栅极108。参考图2B，鳍104包括两个源极/漏极(S/D)区(或部件)104a和位于两个S/D区104a之间的沟道区104b。在S/D区104a和沟道区104b以水平方式(沿“y”方向)布置在隔离结构106上方。因此，该器件100是水平多栅