带有动态分配旁路模式的时钟生成系统的制作方法
【专利说明】
【背景技术】
[0001]图1示出了诸如多核服务器或智能电话芯片之类的处理芯片的典型的时钟生成器系统。它包括锁相回路(PLL) 102、时钟分配电路104以及反馈分频器(FB分频器)106。PLL生成时钟，并将它提供到时钟分配电路104，控制其输出(Clk Out)，以便其频率和相位跟踪输入参考(Ref)时钟，虽然根据FB分频器比率进行乘法。S卩，Clk Out频率通常等于Ref Clk频率乘以FB分频器值。如此，例如，如果FB分频器106构成Div/8电路，那么，ClkOut频率将是Ref Clk的频率的8倍。
[0002]时钟分配电路(有时称为时钟树等等)可包括缓存器及其他数字和/或模拟电路块，用于分配由PLL产生的时钟的多个输出。取决于应用，以及设计考虑，时钟分配电路整体地或部分地可以或可以不与PLL在相同芯片上。
[0003]在很多情况下，PLL在强的偏置条件下启动，以便实现带有合理的锁定时间的稳定振荡。强偏置条件通常对应于初始高频输出。例如，操作参考时钟可以在2GHz，但是，PLL可以在大约5GHz启动。令人遗憾的是，由于初始PLL频率高，因此，分配电路104通常被过度设计，来以这样的高频率操作。例如，时钟分配电路可能要求较大的设备或较高的供电电平用于时钟分配供应，因为如果供电电压低于能够支持初始PLL高频条件的点，PLL将不会锁定。如果PLL的电压供应耦合到时钟分配电压供应，则时钟分配负载也可能在PLL上导致尖峰。这会导致锁定时间延长和不稳定性，例如，在由于供电下降以及随后的校正，引入共振条件的情况下。
[0004]相应地，需要对这些及其他问题的解决方案。
[0005]附图简述
[0006]本发明的各实施例作为示例而非限制在各个附图中示出，在附图中类似的参考编号指代类似的元件。
[0007]图1是示出了常规时钟生成器系统的示图。
[0008]图2是根据一些实施例的PLL以及带有时钟分配旁路模式的时钟分配电路的框图。
[0009]图3A和3B是示出了根据一些实施例的用于实现动态反馈路径切换的方法的流程图。
[0010]图4是示出了根据一些实施例的用于实现动态切换电路的电路的示图。
[0011]图5A和5B是不出了根据一些实施例的图4的动态切换电路的相关信号的信号不图。
[0012]图6是示出了根据一些实施例的用于使PLL和时钟分配电路上电的过程的状态图。
【具体实施方式】
[0013]在某些实施例中，提供了紧回路模式，其中，在初始频率锁定阶段，可以绕过时钟分配电路的大部分，如果不是全部的话。当时钟分配功率正在被倾斜时，这可以允许PLL启动，并被锁定。其中，这意味着，PLL启动频率不必由时钟分配电路的带宽限制，如此，对于时钟分配电路的供电电压要求可以降低。即，时钟分配电路不必被设计为支持初始PLL频率。其中，这可以通过允许在时钟分配电路中使用低泄漏设备以及过量供电电平，降低设备功率。另外，还可以实现短锁定时间，因为分配等待时间可以在初始PLL紧回路锁定过程中被绕过。另一个优点是，可以降低启动电流尖脉冲。进一步地，即使启动条件不成问题，在某些实施例中，所公开的动态切换技术也可以用于在不同的时钟负载以及时钟负载组合内和/或之间动态地切换，无需去激活PLL时钟源。
[0014]图2示出了根据一些实施例的PLL以及带有时钟分配旁路模式的时钟分配电路的框图，它包括PLL 102、时钟分配负载(又名，clk dist、clk load或PLL load) 104和FB分频器106，诸如在图1中所描述的那些。它进一步包括预分配切换电路205、控制逻辑214以及后分配切换电路215，如图所示，所有都耦合在一起。
[0015]预分配切换电路205用于将PLL Clk输出(PLLClk)或者初步(Prel)信号耦合到时钟分配电路104的输入(clkPreDist)。PLL输出在正常操作过程中被用作到时钟分配电路的输入，而Prel.信号可以用于启动(priming)模式，以当时钟分配电路被上电时对它进行预先充电。
[0016]在所描绘的实施例中，预分配切换电路205包括信号源208、与(AND)门210，以及多路复用器(Mux.) 212，如图所示的那样耦合。多路复用器212由控制逻辑212控制，以选择Prel.或者PLL信号耦合到时钟分配电路。信号源208对应于任何合适的信号源，诸如环形振荡器、信号线、时钟源、切换数字源、或任何其他所需信号源，取决于其相对于时钟分配电路104的计划用途。在某些实施例中，甚至可以不使用信号源。AND门210充当开关，以将信号源与多路复用器212的Prel.输入接合，或与其脱离。
[0017]后分配切换电路215包括动态时钟切换器216以及多路复用器218。多路复用器操作用于在时钟分配电路104的输入(clkPreDist)和输出(ClkPostDist)之间选择，用于親合到FB分频器106。(clkPreDist信号也可以被称为“前分配时钟(pre dist.clk)”或“前时钟(pre clk.) ”，同样，ClkPostDist也可以被称为“后分配时钟(post dist.clk) ”或“后时钟(post clk.)”)。多路复用器218被动态时钟切换器216控制，而动态时钟转接切换器216被控制逻辑214控制。动态时钟切换器可包括逻辑元件的任何合适的组合或是其一部分，以从前分配时钟切换到后时钟，而不会导致有问题的假信号和/或FB和/或ClkFbDiv线上的延迟，这取决于特定实现以及设计考虑。例如，可能希望限制ClkFbDiv线上的假信号，以避免导致PLL “解锁”的错误，例如，如果FB分频器106包括可能受假信号的不利影响的计数器等等。(注意，如此处所使用的，术语“反馈线路”以及“反馈路径”旨在一般性地包含动态切换器和PLL的FB输入之间的反馈路径的任何部分。它可以或可以不包括反馈块，诸如反馈分频器106。如此，应该理解，后时钟可以沿这些线路从时钟分配电路中的任何所希望的点分接。在所描绘的图形中，示出了从时钟分配电路的末端分接，但是，它可以可另选地在任何合适的时钟信号节点处从电路内分接。)
[0018]图3是示出了用于实现动态切换器218以从紧回路操作(绕过时钟分配负载)平滑变换到宽回路操作的例程的流程图，在宽回路操作，时钟分配负载被接合在PLL控制回路内。在304，反馈路径的时钟(ClkFbDiv)从前时钟切换到后时钟，而不会改变状态，如此，不会引起显著的(如果有的话)假信号。当在紧回路中PLL被锁定时，预期后和前时钟具有相同频率。通过使用此信息，可以评估前时钟相对于后时钟的静态位置，并将其用于进行从前时钟向后时钟的平稳变换。
[0019]在某些实施例中，动态时钟切换器216基本上跟踪两个时钟(前和后时钟)，并导致多路复用器218在后时钟与当取消选择前时钟(从反馈路径脱离)时的前时钟处于(或将要处于)相同状态时选择后时钟，以便避免在ClkFbDiv线上导致假信号。在某些实施例中，它以充分时间这样做，以便在ClkFbDiv线上避免过度的频率跳转或延迟。例如，它可以从高前时钟状态切换到高后时钟状态，或它可以从低前时钟状态切换到低后时钟状态。它甚至可以从前时钟处于一种状态的情况切换到处于不同状态的情况的后时钟，只要定时被控制，以避免有害的延迟或假信号。注意，从当前时钟被脱离到后时钟接合，可能有或可能没有显著的延迟。另一方面，如果有不是非实质的延迟，例如，由于固有的或强制的延迟，在后时钟被接合的时刻，它们可能处于不同的状态。在某些实施例中，利用此情况，动态切换电路可以使用电路来“桥接变换”，例如，将反馈路径维持在目标状态，例如，当脱离时前时钟的状态以及当接合时后时钟的状态。
[0020]图3B示出了根据一些实施例的用于实现304动态切换电路的方法，其中，在从前时钟向后时钟变换过程中，维持低状态。在312，确定前时钟和后时钟之间的相对相位关系。即，判断前时钟领先于还是滞后于后时钟。在314，如果前时钟滞后于后时钟，那么，过程转到316。这导致向后时钟的变换由前时钟的高到低变换启动。在后时钟领先的情况下，这应该确保后时钟将处于低状态。否则，如果前时钟领先于后时钟，那么在314，过程转到318，向后时钟的变换由前时钟的低到高变换引起，此时后时钟处于低状态。
[0021]图4是示出了根据一些实施例的用于实现动态切换器216的电路的示图。对于此实施例，在向后时钟变换过程中，ClkFbDiv线被保持为低。图5A和5B是示出了当反馈路径从前时钟切换到后时钟(通过使能(SwEn)信号的断言来使能)时图4的动态切换器的相关信号的信号示图。图5A示出了当前时钟领先于后时钟时的情况，而图5B示出了当前时钟滞后于后时钟时的情况。
[0022]图4的所描绘的切换器电路包括相位检测器402、metaflop (耐亚稳定性触发器)404、锁存器406、408，多路复用器410，以及AND门412，416，它们耦合在一起，并耦合到多路复用器218，如图所示。可以假设，前和后时钟正在运行，S卩，PLL输出正在驱动时钟分配电路104，如此，可以假设前和后时钟具有相同频率。
[0023]当SwEn信号断言(高)时，启动从前时钟向后时钟的反馈线路变换。这会导致metaflop输出(SwEnOL)变高，这会利用反映前时钟领先还是滞后于后时钟的输出(PhDetOut)结果来锁定相位检测器402。如果前时钟领先，那么，PhDetOut为低，但是，如果它滞后，那么，PhDetOut为高。(其中，metaflop 404用于将SwEn信号与前时钟同步。应该理解，可以使用任何合适的逻辑电路来实现相位检测器，metaflop等等。它们类似地起作用，应该理解，可以使用锁存器、触发器、门等等的任何合适的组合来实现合适的相位检测器，metaflops，等等。)
[0024]如果PhDetOut为低(前时钟领先于后时钟)，那么，选择多路复用器410处的’ 0路径。这是