用于隐藏刷新速率修改的系统和方法

专利名称：用于隐藏刷新速率修改的系统和方法
技术领域：
本发明涉及电子存储器，且更明确地说，涉及执行易失性存储器元件的隐藏刷新的 存储器装置和方法。
背景技术：
存储器单元且特别是动态随机存取存储器(DRAM)单元需要不时地被刷新，以恢 复泄漏电荷且因此维持其中的逻辑状态。常规上，由耦合到存储器装置的处理器或控制 器通过向存储器装置的命令或控制接口供应恰当的控制信号来起始DRAM刷新过程。 最近，DRAM向处理器隐藏某些形式的刷新。
与需要周期性刷新存储器单元的动态存储器装置形成对比，不需要刷新存储器单元 的静态存储器装置也己经变得普遍。然而，静态随机存取存储器(SRAM)装置需要更 多的晶体管和电路来维持所存储的电荷。由于额外电路和与其相关联的增加区域的缘 故，常常采取设计折衷来为系统确定恰当形式的存储器。混合存储器装置的一种发展中 形式已经被称为伪静态随机存取存储器(PSRAM)装置。因此，PSRAM装置包括DRAM 装置和SRAM装置两者的所需特征，即DRAM装置的低成本和大容量与SRAM装置的 简化接口和集成。PSRAM装置通过采用较高密度动态存储器单元来提供改进的存储器 单元密度，而且需要周期性刷新，以便使所存储的电荷维持在足以确定存储在其中的逻 辑状态的电平。
为了适应这些刷新要求，PSRAM装置并入有刷新电路，所述刷新电路"隐藏"在 存储器装置内，且因此减轻系统设计者的对控制器或处理器进行编程使其周期性执行刷 新过程的负担。PSRAM装置内的此隐藏刷新过程必须周期性地在PSRAM装置内执行， 且需要使用传递到PSRAM装置的可观量电力来用于执行必要的刷新操作。因为电力管 理对集成有存储器装置的系统来说通常非常重要，所以需要为集成有利用隐藏刷新技术 的存储器装置的系统提供改进的电力节省方法。

发明内容
在示范性实施例中，本发明涉及一种用于修改动态存储器单元的隐藏刷新速率的系 统和方法。本发明的一个实施例包含一种用于修改存储器装置中的动态数据的隐藏刷新 速率的方法。在存储器装置处监视识别来自处理器的请求的控制信号，且当断言所述控
制信号时，以第一刷新速率执行存储器装置内的动态数据的隐藏刷新。当控制信号被解 除断言达预定持续时间时，以第二刷新速率刷新动态数据。
在本发明的另一实施例中，提供一种用于刷新经配置以供隐藏刷新的存储器装置的 方法。所述方法包括产生隐藏刷新时钟信号，和在所述刷新时钟信号的循环数量等于对 应于第一刷新速率的计数时，断言刷新脉冲。响应于所述刷新脉冲而产生对应于动态存 储器单元阵列的地址。刷新由所述地址识别的动态存储器单元阵列。当存储器装置处所 接收到的控制信号被解除断言达预定持续时间时，将对应于刷新脉冲的断言的计数更改 为第二刷新速率。
在本发明的另一实施例中，提供一种隐藏刷新控制器。所述隐藏刷新控制器包括隐 藏刷新振荡器，其经配置以产生刷新时钟；和刷新计数器，其经配置以对刷新时钟的循 环数量进行计数且在所述数量等于所界定的计数时断言刷新脉冲。隐藏刷新控制器进一 步包括隐藏刷新地址计数器，其经配置以响应于所述刷新脉冲而产生对应于动态存储器 单元阵列的地址。模式检测器经配置以在所述模式检测器处所接收到的控制信号被解除 断言达预定持续时间时，将所述动态存储器单元阵列的第一刷新速率修改为第二刷新速 率。
在本发明的又一实施例中，提供一种包括动态存储器单元阵列和隐藏刷新控制器的 存储器装置。在动态存储器单元阵列的隐藏刷新期间，隐藏刷新控制器耦合到动态存储 器单元阵列。隐藏刷新控制器进一歩经配置以在存储器装置处监视识别来自处理器的请 求的控制信号，且在断言所述控制信号时，以第一刷新速率刷新动态数据。隐藏刷新控 制器进一步经配置以在控制信号被解除断言达预定持续时间时，以第二刷新速率刷新动 态数据。
在本发明的又一实施例中，提供一种包含输入装置、输出装置、存储器装置和处理 器装置的电子系统，所述处理器装置可操作地耦合到所述输入、输出和存储器装置。存 储器装置包括动态存储器单元的存储器阵列和隐藏刷新控制器。所述隐藏刷新控制器包 括隐藏刷新振荡器，其经配置以产生刷新时钟；和刷新计数器，其经配置以对刷新时钟 的循环数量进行计数，且在所述数量等于所界定的计数时，断言刷新脉冲。隐藏刷新控 制器进一步包括隐藏刷新地址计数器，其经配置以响应于所述刷新脉冲而产生对应于动 态存储器单元阵列的地址。模式检测器经配置以在所述模式检测器处所接收到的控制信 号被解除断言达预定持续时间时，将所述动态存储器单元阵列的第一刷新速率修改为第 二刷新速率。


什么是当前被视为用于实行本发明的最佳模式，在附图中 图l是根据本发明实施例，包括处理器和利用隐藏刷新方法的存储器装置的系统的 功能框图2是根据本发明实施例，模式检测器的用于确定并入有隐藏刷新技术的存储器装 置的功能状态或模式的流程图3是根据本发明实施例，根据图4的流程图配置以设置存储器装置的隐藏刷新模 式的存储器装置模式检测器；
图5是根据本发明另一实施例，根据图6的流程图配置以设置存储器装置的隐藏刷 新模式的存储器装置模式检测器；
图7是根据本发明另一实施例，根据图8的流程图配置以设置存储器装置的隐藏刷 新模式的存储器装置模式检测器；
图9是根据本发明又一实施例，包括配置有本文所述的隐藏刷新电路的存储器装置 的电子系统的框图；以及
图10是根据本发明又一实施例，包括配置有本文所述的隐藏刷新电路的存储器装 置的半导体品片的图。
具体实施例方式
概括地参看以下描述内容和附图，说明本发明的各个方面以展示其结构和操作方 法。用相同数字來指定所说明实施例的共用元件。应了解，所展现的图式并不意味着说 明实际结构或方法的任何特定部分的实际视图，而仅仅是被用来更加清楚且全面地描绘 本发明的理想化表示。
图1是系统200的功能框图，系统200包括耦合到存储器装置204的处理器202。 存储器装置204包括隐藏刷新控制器206，其用于执行刷新操作且用于相对于处理器 202，根据存储器装置的被检测到的功能状态来调整刷新速率。在操作中，隐藏刷新控 制器206在定期基础上起始对动态存储元件(例如，动态存储器单元)的隐藏刷新操作， 其中基于存储器装置的被检测到的功能状态来调节周期。更改隐藏刷新周期或时间间隔 允许存储器装置在条件有益于以延长的刷新周期进行充分数据保持时，消耗较少电力。 尽管参看两种存储器装置功能模式(即，"现用模式"和"自刷新模式")来描述本实施 例，但本发明并非如此具有限制性。所属领域的技术人员应了解，可依据各种因素来界 定刷新速率或周期的各种分级，所述因素包括处理器到存储器装置存取频率、功率等级、 功率瞬变、存储器装置制造过程变化和技术，以及所属领域的技术人员已知并了解的其
它条件。
作为实例而非限制，图1中的存储器装置204可配置为伪静态随机存取存储器 (PSRAM)装置，其配置为利用隐藏刷新方法的动态随机存取存储器(DRAM)装置。 尽管本文所描述的一个示范性实施例是根据PSRAM装置而制定的，但本文所描述的一 般原理适用于任何含有需要通过刷新技术来进行电荷补充的存储器单元(即，存储动态 数据的存储器单元，包括DRAM、 SDRAM、 SLDRAM和RDRAM)的存储器装置。在 以下描述内容中，陈述特定细节以提供对本发明各个实施例的充分理解。所属领域的技 术人员将了解，可通过使用与程序执行电路耦合的具有编程方法的电路和逻辑的替代来 实践本发明和其各个实施例。另外，可在没有如所提供的某些细节的情况下实践本发明 的各个实施例。此外，本文未详细展示或已经完全省略众所周知的电路、控制信号、时 序协议和其它软件操作，以便避免不必要地混淆本发明各个实施例的元件。
系统200包括处理器202，其经由地址总线ADDR向地址解码逻辑208施加地址。 通常，地址解码逻辑208对分别施加到行地址多路复用器210和库控制逻辑212的行地 址RA和库地址BA进行解码。行地址多路复用器210将从地址解码逻辑208接收到的 行地址RA或从隐藏刷新控制器206接收到的刷新行地址RFRA施加到多个行地址锁存 器与解码器电路214A-D。库控制逻辑212激活对应于所接收到的库地址BA或来自隐藏 刷新控制器206的刷新库地址RFBA的行地址锁存器与解码器电路214A-D，且被激活 的行地址锁存器与解码器电路锁存其解码的所接收到的行地址。响应于经解码的行地 址，被激活的行地址锁存器与解码器214A-D将各种控制信号施加到对应的存储器库或 阵列216A-D，以进而激活对应于经解码的行地址的存储器单元行。在耦合到存储器库 或阵列216A-D的读出放大器中读出和存储所存取行中的存储器单元中的数据，所述读 出放大器还如先前描述那样刷新所存取的存储器单元。类似地，在刷新过程期间，行地 址多路复用器210将刷新行地址RFRA施加到行地址锁存器与解码器214A-D，且当存 储器装置204执行存储器库或阵列216A-D内的存储器单元的隐藏刷新时，库控制逻辑 212使用刷新库地址RFBA。
如所陈述，地址解码逻辑208根据在地址总线ADDR上接收到的地址对行和库地址
RA和BA以及列地址CA进行解码。地址解码逻辑208可向列地址计数器与锁存器电路
218提供列地址CA，列地址计数器与锁存器电路218又锁存列地址且向多个列解码器
220A-D施加锁存列地址。库控制逻辑212激活对应于所接收到的库地址BA的列解码器
220A-D，且被激活的列解码器对来自计数器与锁存器电路218的列地址CA进行解码。
视存储器装置204的操作模式而定，计数器与锁存器电路218可直接将所锁存的列地址
施加到解码器220A-D，或可将以地址解码逻辑208所提供的列地址CA开始的列地址序 列施加到解码器。响应于来自计数器与锁存器电路218的列地址，被激活的列解码器 220A-D将解码和控制信号施加到I/O门控与数据掩蔽电路222， I/O选通与数据掩蔽电 路222又存取正被存取的阵列216A-D中的被激活的存储器单元行中对应于经解码的列 地址的存储器单元。
在读取操作期间从被激活的存储器库或阵列216A-D读取的数据可通过I/O门控和 数据掩蔽电路222耦合到读取锁存器224。电路222可将N位数据供应到读取锁存器224， 读取锁存器224可接着将两个N/2位字施加到多路复用器226。数据驱动器电路228循 序地接收来自多路复用器226所述N/2位字，且还接收来自选通信号产生器230的数据 选通信号DQS和来自延迟锁定环(DLL)电路232的延迟时钟信号CLKDEL。 DQS信 号与CLK信号具有同一频率，且由处理器202用来在读取操作期间锁存来自存储器装 置204的数据。响应于延迟时钟信号CLKDEL，数据驱动器电路228循序地输出所接收 到的N/2位字作为对应的数据字DQ，其在双数据速率(DDR)配置中与CLK信号的上 升沿和下降沿同歩，且数据驱动器电路228还输出数据选通信号DQS，其上升沿和下降 沿与CLK信号的上升沿和下降沿同步。每一数据字DQ与数据选通信号DQS共同界定 耦合到处理器202的数据总线DATA，处理器202在读取操作期间，响应于数据选通信 号DQS而锁存DATA总线上的每一 N/2位DQ字。
处理器202在数据写入操作期间，在数据总线DATA上施加N/2位数据字DQ和选 通信号DQS。数据接收器电路234接收每一 DQ字，且将这些字施加到输入寄存器236， 输入寄存器236由DQS信号计时。在双数据速率(DDR)实例中且响应于DQS信号的 上升沿，输入寄存器236锁存第一N/2位DQ字，且响应于DQS信号的下降沿，输入 寄存器锁存对应的N/2位DQ字。输入寄存器236将所述两个所锁存的N/2位DQ字作 为N位字提供到写入FIFO与驱动器电路238，写入FIFO与驱动器电路238响应于DQS 信号将所施加的DQ字计时到写入FIFO与驱动器电路中。响应于CLK信号从写入FIFO 与驱动器电路238中计时出DQS字，且接着将所述DQS字施加到I/O门控与掩蔽电路 222。 I/O门控与掩蔽电路222将DQ字传送到有源阵列216A-D中的所存取的存储器单 元。尽管将本说明内容制定为支持双数据速率，但各个实施例还涵盖更小和更大的数据 速率。
控制逻辑240经由控制总线CONT接收来自处理器202的多个命令和计时信号，并
产生多个控制和时序信号，以在存储器装置204的操作期间，控制各个存储器装置组件
206-238。命令信号可包括芯片启用信号CE、写入启用信号WE*、输出启用信号OE^
低位字节启用信号LB^高位字节启用信号UB+、时钟信号CLK，且可视情况包括例如 休眠启用信号22*的其它控制信号。前述信号中的一者或一者以上可进一步包括对应的 互补信号，其中"*"指示在被断言为低时有效的信号。在介接时，处理器202将命令 信号CE^ WE"区动到对应于特定命令(例如读取或写入操作)的值。响应于时钟信号 CLK，控制逻辑电路240锁存并解码所施加的命令，并产生控制信号序列，所述控制信 号控制存储器装置中的各个组件，使其执行所施加命令的功能。作为实例而非限制，控 制逻辑电路240在CLK信号的正沿处锁存命令和地址信号，而输入寄存器236和数据 驱动器电路228可响应于数据选通信号DQS的一个沿或两个沿，将数据传送到存储器 装置204中且从存储器装置204传送数据。当时钟信号CLK的两个沿上发生数据传送 时，存储器装置204可被称为双重数据速率(DDR)装置，其中以常规SRAM的速率的 两倍来将数据传送到装置且从装置传送数据，常规SRAM以对应于所施加的时钟信号的 频率的速率来传送数据。
如先前所陈述，PSRAM存储器装置通常适用于低功率便携式应用，且同时提供高 密度存储器存储。存储器装置204执行芯片上刷新操作，本文中一般表示为存储器库或 存储器阵列216A-D内的动态存储器单元的隐藏刷新。由隐藏刷新控制器206执行的隐 藏刷新过程不需要来自系统存储器控制器的额外支持。此外，在低功率便携式应用中， 在隐藏刷新过程期间特别关注存储器装置中的操作功率消耗。隐藏刷新控制器206检测 是否需要刷新存储在存储器库或阵列216A-D内的数据以防止由于与动态存储器元件相 关联的泄漏电路而导致数据逻辑状态丧失。
一般来说，隐藏刷新控制器206包括隐藏刷新振荡器242，其经配置以产生隐藏刷 新时钟信号RFCLK。 RFCLK信号提供用于对时钟数量进行计数以确定刷新时间间隔或 周期的参考频率。隐藏刷新控制器206进一步包括隐藏刷新计数器244，其耦合到隐藏 刷新振荡器242的RFCLK信号。隐藏刷新计数器244对RFCLK信号的特定循环数量 进行计数，以确定何时断言REFRESH PULSE信号。确定刷新周期或速率以便维持存储 器库或阵列216A-D内的所存储的电荷。REFRESH PULSE信号的频率是隐藏刷新计数 器244内所界定的模式中的每一者的所界定阈值COUNT的函数。隐藏刷新控制器206 进一步包括隐藏刷新地址计数器246，其经配置以响应于REFRESH PULSE而产生刷新 地址(例如，刷新行地址RFRA和刷新库地址RFBA)。
刷新计数器244可由模式检测器248配置，所述模式检测器248确定存储器装置204 是否在至少两种隐藏刷新模式中的一种模式下，即(i)现用模式，其中数据正在或最近 已经在处理器202与存储器库或阵列216A-D内的存储器元件之间传送；或(ii)自刷新模式，其中已经检测到处理器202与存储器阵列的存储器元件之间的信息交换的非现用 持续时间。存储器装置204在现用地与处理器202交换数据时，默认隐藏刷新过程的现 用模式。隐藏刷新过程的现用模式规定刷新操作的更频繁执行，以减轻由于多种条件导 致的数据损耗，所述条件例如是电压冲击(bump)或瞬变、通过阵列的移动反转(moving inversion)或在动态存储器单元中引发电荷泄漏的长期RAS低条件。
为了将存储器装置204置于操作的隐藏刷新模式下，隐藏刷新计数器244检测对应 于当前隐藏刷新模式(例如，现用模式或自刷新模式)的RFCLK信号的COUNT数量 的实现，所述实现致使隐藏刷新操作开始。作为响应，隐藏刷新控制器206将控制信号 施加到行地址多路复用器210和库控制逻辑212，所述控制信号致使电路利用来自隐藏 刷新控制器206的刷新行地址RFRA和刷新库地址RFBA，以循序地存取存储器阵列 216A-D中的每一存储器单元行，且进而刷新存储器单元。隐藏刷新控制器206控制借 以刷新阵列216A-D中的存储器单元的刷新速率，作为由隐藏刷新控制器206内的模式 检测器248确定的所确定存储器装置功能模式(例如，现用模式或自刷新模式)的函数。
如所陈述，隐藏刷新控制器206包括模式检测器243，其监视存储器装置204内的 一个或一个以上信号，以确定有益于各种功能模式的条件。如所陈述，需要在系统200 内节省电力，因此，当模式检测器243确定可降低存储器阵列216A-D的存储器单元的 隐藏刷新速率且仍然保持数据完整性的条件时，模式检测器243用信号通知隐藏刷新模 式从"现用模式"的较高或较频繁刷新速率改变到"自刷新模式"的较不频繁的刷新速 率。当模式检测器243确定特定隐藏刷新模式时，模式检测器243向隐藏刷新计数器244 断旨MODE信号，以利用对应的COUNT值来确定何时断言REFRESH PULSE信号。
在操作中，在从隐藏刷新计数器244产生REFRESH PULSE信号后，隐藏刷新控制
器206便施加控制信号，致使行地址多路复用器210和库控制逻辑212分别利用刷新行
地址RFRA和刷新库地址RFBA。隐藏刷新振荡器242可施加刷新时钟信号RFCLK以
对隐藏刷新计数器246进行计时，隐藏刷新计数器246又循序地产生刷新行地址RFRA
和刷新库地址RFBA。通过多路复用器210施加循序产生的刷新行地址RFRA，且由被
激活的行地址锁存器与解码器电路214A-D对其进行锁存和解码，其中库控制逻辑电路
212激活对应于刷新库地址RFBA的电路214A-D。隐藏刷新控制器206产生给定的刷新
库地址RFBA，且接着产生刷新行地址RFRA，以循序地激活对应于库地址的存储器阵
列216A-D中的所有行，且此后产生新的库地址并激活新近选择的存储器地址中的每一
行，且对于每一存储器阵列依此类推。以此方式，刷新控制器206循序地激活阵列216A-D
中的存储器单元行，以进而刷新存储器单元。阵列216A-D中的存储器单元的刷新速率
由刷新计数器244达到对应于当前功能刷新模式的当前界定的COUNT的速率来确定， 所述COUNT通过MODE信号输送到隐藏刷新计数器244。
可根据如参看图3到图8所说明的本发明实施例中的一者或一者以上来配置模式检 测器248。 一般来说，模式检测器243根据图2的流程图来起作用。在图2中，模式检 测器243 (图1)监视各种信号以检测(302)应当界定一种刷新功能模式的特定条件。 将模式识别(304)为现用模式，其中可较频繁地执行刷新速率(312);或自刷新模 式，其中可较不频繁地执行刷新速率(308)，以便有助于节省系统200 (图1)中的电 力。连续监视界定各种模式的条件，以确定何时可改变模式以节省电力或何时应当改变 模式以便保全数据完整性。
图3说明根据本发明实施例，根据图4的流程图起作用的隐藏刷新模式检测器的逻 辑块。参看图3和图4两者，通过对控制信号(例如芯片启用CE^言号)进行分析以确 定与其相关联的状态和持续时间，来确定隐藏刷新模式是现用的还是自刷新的。在本实 施例中，如果芯片启用CE+保持未被断言超过预定延迟，那么MODE信号将指示应当 将存储器装置204 (图1)配置为处于自刷新模式下，指明有益于延伸或加长隐藏刷新 持续时间的条件。作为实施方案，模式检测器320包括可以各种方式进行配置的元件322， 其包括可复位延迟元件，所述可复位延迟元件传播CEM言号，直到CE"言号到达延迟元 件的输出处为止。在另一配置中，元件322可配置为可复位计时器或计数器，其将计数 与阈值或其它值进行比较，直到所述计数等于阈值且MODE信号指明所确定的隐藏刷 新模式为止。
图4是根据本发明的本实施例，用于检测模式的对应流程图。隐藏刷新模式检测器 320 (图3)评估(330)当前模式。如果当前模式是现用的，那么确定(332)芯片启用 。￡*的状态。如果芯片启用CE+被断言，那么这指示正在进行的对存储器装置204(图1) 的存取正由处理器202 (图1)执行。因此，功率瞬变和其它存储器阵列存取条件需要 更频繁地刷新存储器阵列，且MODE保持设置为现用，且处理返回到对功能模式进行 评估和存储器装置中任何即将到来的非现用性，所述非现用性由未被断言的控制信号 (例如芯片启用CE^言号)指示。
当模式被评估(330)并确定为自刷新时，接着确定(334)芯片启用CEf的状态。
如果芯片启用CEM呆持未被断言，那么这指示存储器装置204与处理器202之间的正在
进行的或持续的非现用性。因此，任何功率瞬变和其它存储器阵列存取条件减少，且存
储器单元的较不频繁的刷新保持足以维持驻存逻辑状态，导致MODE保持设置为自刷
新，其中处理返回到模式评估和存储器装置中的任何即将到来的现用性，所述现用性(例
如)由经断言的芯片启用CE^信号指示。
经断言的芯片启用CE^言号的确定(334)指示对存储器装置204的存取已经恢复， 且正由处理器202执行。因此，功率瞬变和其它存储器阵列存取条件可能需要更频繁地 刷新存储器单元，且因此将MODE设置(336)为指示现用模式，且处理返回到对模式 进行评估(330)和确定(332)存储器装置中的任何即将到来的非现用性，所述非现用 性(例如)由未被断言的芯片启用CE^言号指示。
当模式被评估(330)并确定为现用，且确定(332)芯片启用CE"^的状态为未被断 言的时，接着通过使延迟线清零、使持续时间计时器/计数器或其它类似持续时间测量元 件复位来使元件322 (图3)复位(338)。测量(340)元件322的持续时间或阈值的实 现。当未实现阈值时，持续监视(342)芯片启用CE^言号，且当芯片启用CE^言号保 持未被断言时，处理继续返回到相对于阈值来测量(340)计时器/计数器元件322。如 所陈述，当测量(340)阈值的实现时，监视(342)芯片启用CEM言号。如果芯片启用 CEM言号变成经断言的，那么将MODE设置(344)为指示现用模式，且处理返回到对 模式进行评估(330)，且用于确定(332)存储器装置中的任何即将到来的非现用性， 所述非现用性(例如)由未被断言的芯片启用CE+信号指示。
当测量(340)元件322的持续时间或阈值的实现且阈值被实现时，将MODE设置 (346)为指示自刷新模式，且处理返回到对模式进行评估(330)，且用于确定(334) 存储器装置中的任何即将到来的现用性，所述现用性由经断言的芯片启用CEM言号指 示。
尽管本实施例已经利用芯片启用CE+信号作为处理器202 (图1)与存储器装置204 (图1)之间的现用性和非现用性的指示器，但可采用其它控制或地址信号来指示处理器 202与存储器装置204之间的相互作用或缺乏相互作用。此类修改和适应被视为在本发 明的本实施例的范围内。
图5说明根据本发明另一实施例，根据图6的流程图起作用的隐藏刷新模式检测器
的逻辑块。参看图5和图6两者，通过分析REFRESH PULSE信号以确定脉冲和所述脉
冲的连续发生来确定功能刷新模式是现用模式还是自刷新模式。在本实施例中，如果刷
新脉冲计数器422检测到REFRESH PULSE信号的一系列连续发生，那么MODE信号
将指示应当将存储器装置204 (图1)配置为处于自刷新模式下，指明有益于延伸或加
长隐藏刷新持续时间的条件。作为实施方案，模式检测器420包括可以各种方式进行配
置的刷新脉冲计数器422，包括作为一系列可复位锁存器，其经计时以传播芯片启用CE*
信号直到所述信号到达刷新脉冲计数器422的输出处为止。
图6是根据本发明的本实施例，用于检测模式的对应流程图。隐藏刷新模式检测器 420 (图5)对当前模式进行评估(430)。如果当前模式是现用的，那么确定(432)芯 片启用CE^言号的状态。如果芯片启用CE^言号被断言，那么这指示正在进行的对存储 器装置204 (图1)的存取正由处理器202 (图1)执行。因此，功率瞬变和其它存储器 阵列存取条件可能需要更频繁地刷新存储器阵列。因此，MODE保持设置为指示现用模 式，且处理返回到评估所述模式和存储器装置中的任何即将到来的非现用性。存储器装 置中的非现用性可由未被断言的芯片启用CE^言号指示，导致刷新脉冲计数器422 (图 5)的锁存器从复位状态释放。
当模式被评估(430)且确定为自刷新时，接着确定(434)芯片启用CE+信号的状 态。如果芯片启用CEM言号保持未被断言，指示存储器装置204与处理器202之间的正 在进行的非现用性，那么功率瞬变和其它存储器阵列存取条件的影响减小，且存储器单 元的较不频繁的刷新可足以保持驻存逻辑状态。因而，MODE保持设置为指示自刷新模 式，其中处理返回到评估所述模式和存储器装置中的任何即将到来的现用性，所述现用 性如由经断言的芯片启用CE4言号指示。
对经断言的芯片启用CE^言号的确定(434)指示对存储器装置204的存取已经恢 复，且正由处理器202执行。因此，功率瞬变和其它存储器阵列存取条件可能需要较频 繁地刷新存储器单元，且因此将MODE设置(436)为指示现用模式，且处理返回到对 模式进行评估(430)和确定(432)存储器装置中的任何即将到来的非现用性，所述非 现用性(例如)由未被断言的芯片启用CE+信号指示。
当确定(430)模式是现用的，且确定(432)芯片启用CE+的状态为未被断言的时， 接着使刷新脉冲计数器422 (图5)从复位(438)释放(即，使锁存器从保持复位且因 此抑制信号的传播释放)。发生未断言芯片启用CEM言号通过刷新脉冲计数器422(图5) 内的一系列锁存器的传播，除非芯片启用CEM言号变成被断言的且导致通过锁存器的传 播暂停。监视(440)芯片启用CE^言号，且如果芯片启用CE+信号变成被断言的，那 么MODE保持在现用状态，且处理返回到对模式进行评估(430)且用于确定(432) 存储器装置中的任何即将到来的非现用性，所述非现用性由未被断言的芯片启用CEM言 号指示。如果芯片启用CE^言号保持未断言，那么执行对第一刷新脉冲的检测(442)。 如果未检测到第一刷新检测脉冲，那么处理返回到监视(440)芯片启用CE^言号的断 言，从而致使MODE继续指示现用模式，且处理返回到对模式进行评估(430)和确定 (432)存储器装置中的任何即将到来的非现用性，所述非现用性由未被断言的芯片启用 CE^言号指示。
当检测(442)到第一刷新脉冲时，监视(444)芯片启用CE^言号的断言和检测(446) 的过程继续。应当注意，在图5的框图中和在图6的流程图中，描绘两个相异锁存器和 两个相异监视器芯片启用/检测刷新脉冲步骤序列。应当了解，在认定从隐藏刷新的现用 模式转变到自刷新模式的条件可接受之前，可选择任何数量的连续刷新脉冲计数。数量 "二"仅仅是说明性的，且不应视为具有限制性。
当未被断言的芯片启用CEM言号已经传播通过刷新脉冲计数器422 (图5)时，将 MODE设置(448)为指示自刷新模式，且处理返回到对模式进行评估(430)，且用于 确定(434)存储器装置中的任何即将到来的现用性，所述现用性由经断言的芯片启用 CEM言号指示。
如所陈述，尽管本实施例已经利用芯片启用CEM言号作为处理器202 (图1)与存 储器装置204 (图1)之间的现用性/非现用性的指示器，但可采用其它控制或地址信号 来指示处理器202与存储器装置204之间的相互作用或缺乏相互作用。此类修改和适应
被视为在本发明的本实施例的范围内。
图7说明根据本发明实施例根据图8的流程图起作用的隐藏刷新模式检测器的逻辑 块。参看图7和图8两者，通过分析刷新完成信号(其实例是来自隐藏刷新地址计数器 246 (图1)的CARRY OUT信号)以确定完成的刷新操作的连续发生来确定功能刷新模 式是现用模式还是自刷新模式。在本实施例中，如果刷新完成计数器522检测到CARRY OUT信号的一系列连续发生，那么MODE信号将指示应当将存储器装置204 (图1)配 置为处于自刷新模式下，从而指明有益于延伸或加长隐藏刷新持续时间的条件。作为实 施方案，模式检测器520包括可以各种方式配置的刷新完成计数器522，其中包括作为 一系列可复位锁存器，其经计时以传播芯片启用CEM言号，直到所述信号到达刷新完成 计数器522的输出处为止。
图8是根据本发明的本实施例用于检测模式的对应流程图。隐藏刷新模式检测器520
(图7)评估(530)当前模式。如果当前模式是现用的，那么确定(532)芯片启用CEf
信号的状态。如果芯片启用CEM言号被断言，那么这指示处理器202 (图1)正执行进
行中的对存储器装置204 (图1)的存取。因此，功率瞬变和其它存储器阵列存取条件
可能需要较频繁地刷新存储器阵列。因此，MODE保持设置为指示现用模式，且处理返
回到评估所述模式和存储器装置中的任何即将到来的非现用性。存储器装置中的非现用
性可由未被断言的芯片启用CEM言号指示，从而导致刷新完成计数器522 (图7)的锁
存器从复位状态中释放。
当模式被评估(530)且确定为自刷新时，接着确定(534)芯片启用CEM言号的状 态。如果芯片启用CE+信号保持未被断言，指示存储器装置204与处理器202之间的正 在进行的非现用性，那么功率瞬变和其它存储器阵列存取条件的影响减小，且存储器单 元的较不频繁的刷新可足以保持驻存逻辑状态。因此，MODE保持设置为指示自刷新模 式，其中处理返回到评估所述模式和存储器装置中的任何即将到来的现用性，所述现用 性由经断言的芯片启用CE^言号指示。
经断言的芯片启用CE+信号的确定(534)指示对存储器装置204的存取已经恢复， 且正由处理器202执行。因此，功率瞬变和其它存储器阵列存取条件可能需要较频繁地 刷新存储器单元，且因此将MODE设置(536)为指示现用模式，且处理返回到对模式 进行评估(530)和确定(532)存储器装置中的任何即将到来的非现用性，所述非现用 性(例如)由未被断言的芯片启用CEM言号指示。
当模式被评估(530)并确定为现用模式，且确定(532)芯片启用CE+的状态为未 被断言的时，接着使刷新完成计数器522 (图7)从复位(538)释放(即，使锁存器从 保持复位且因此抑制信号的传播释放)。发生未断言芯片启用CEM言号的通过刷新完成 计数器522 (图5)内的一系列锁存器的传播，除非芯片启用CE+信号变成被断言的且 致使通过锁存器的传播暂停。监视(540)芯片启用CE+信号，且如果芯片启用CEM言 号变成被断言的，那么MODE保持在现用状态，且处理返回到对模式进行评估(530)， 且用于确定(532)存储器装置中的任何即将到来的非现用性，所述非现用性如由未被 断言的芯片启用CE^言号指示。如果芯片启用CE"言号保持未断言，那么执行对第一刷 新完成(即，CARRY OUT)信号的检测(542)。如果未检测到第一 CARRY OUT信号， 那么处理返回到监视(540)芯片启用CE^言号的断言，致使MODE继续指示现用模式， 且处理返回到对模式进行评估(530)和确定(532)存储器装置中的任何即将到来的非 现用性，所述非现用性如由未被断言的芯片启用CE+信号指示。
当检测(542)到第一 CARRY OUT信号时，监视(544)芯片启用CE+信号的断言 的过程和检测(546)继续。应当注意，在图7的框图中和在图8的流程图中，描绘两 个相异锁存器和两个相异监视器芯片启用/检测CARRY OUT步骤序列。应当了解，在
认为条件可接受以用于从隐藏刷新的现用模式转变到自刷新模式之前，可选择任何数量 的连续CARRY OUT计数。数量"二"仅仅是说明性的，且不应视为具有限制性。
当未被断言的芯片启用CE"M言号已经传播通过刷新完成计数器522 (图7)时，将 MODE设置(548)为指示自刷新模式，且处理返回到对模进行评估(530)，且用于确 定(534)存储器装置中的任何即将到来的现用性，所述现用性由经断言的芯片启用CE* 信号指示。
如所陈述，尽管本实施例己经利用芯片启用CE^言号作为处理器202 (图1)与存 储器装置204 (图1)之间的现用性/非现用性的指示器，但可采用其它控制或地址信号 来指示处理器202与存储器装置204之间的相互作用或缺乏相互作用。此类修改和适应 被视为在本发明的本实施例的范围内。
图9是包括根据本发明实施例配置的存储器装置的电子系统的框图。电子系统550 包括输入装置552、输出装置554、处理器202和存储器装置204，所述存储器装置204 并入有隐藏刷新控制器206，如上文参看图1到图8所描述。
如图10所示，图1到图8的存储器装置204可制造在半导体晶片560上。当然， 应当了解，除半导体晶片以外的半导体衬底也在本发明范围内，其中包括(例如)蓝宝 石上硅(Silicon-On-Sapphire， SOS)衬底和玻璃上硅(SOG)衬底。
虽然已经参考特定实施例描述了本发明，但本发明并不限于这些所描述的实施例。 而是，本发明仅受所附权利要求书限制，所附权利要求书在其范围内包括根据如所描述 的本发明的原理而操作的所有等效装置或方法。
权利要求
1.一种用于修改存储器装置中的动态数据的隐藏刷新速率的方法，其包含在所述存储器装置处监视控制信号，所述控制信号识别来自处理器的请求；当断言所述控制信号时，以第一刷新速率刷新所述动态数据；以及当所述控制信号被解除断言达预定持续时间时，以第二刷新速率刷新所述动态数据。
2. 根据权利要求1所述的方法，其中所述控制信号是由所述处理器起始的芯片启用信号。
3. 根据权利要求1所述的方法，其中所述第一刷新速率比所述第二刷新速率频繁。
4. 根据权利要求1所述的方法，其中监视进一步包含在所述控制信号对照持续时间阈 值被解除断言时对所述控制信号进行计时，以确定所述预定持续时间。
5. 根据权利要求1所述的方法，其中监视进一步包含在所述控制信号被解除断言时测 量刷新脉冲数量，以确定所述预定持续时间。
6. 根据权利要求1所述的方法，其中监视进一歩包含在所述控制信号被解除断言时测 量刷新完成信号数量，以确定所述预定持续时间。
7. —种用于刷新被配置用于隐藏刷新的存储器装置的方法，其包含产生隐藏刷新时钟信号；在所述刷新时钟信号的循环数量等于对应于第一刷新速率的计数时，断言刷新脉 冲；响应于所述刷新脉冲，产生对应于所述存储器装置中的动态存储器单元阵列的地 址；刷新由所述地址识别的所述动态存储器单元阵列；以及当在所述存储器装置处接收到的控制信号被解除断言达预定持续时间时，将更改 所述计数使其对应于第二刷新速率。
8. 根据权利要求7所述的方法，其中所述控制信号是由处理器起始的芯片启用信号。
9. 根据权利要求7所述的方法，其中所述第一刷新速率比所述第二刷新速率频繁。
10. 根据权利要求7所述的方法，其中更改进一步包含当所述控制信号对照持续时间阈 值被解除断言时对所述控制信号进行计时，以确定所述预定持续时间。
11. 根据权利要求7所述的方法，其中更改进一步包含在所述控制信号被解除断言时测 量所述刷新脉冲的连续发生数量，以确定所述预定持续时间。
12. 根据权利要求7所述的方法，其中监视进一步包含在所述控制信号被解除断言时测 量刷新所述阵列的连续发生数量，以确定所述预定持续时间。
13. —种隐藏刷新控制器，其包含隐藏刷新振荡器，其经配置以产生刷新时钟；刷新计数器，其经配置以对所述刷新时钟的循环数量进行计数，且在所述数量等 于所界定的计数时，断言刷新脉冲；隐藏刷新地址计数器，其经配置以响应于所述刷新脉冲产生对应于动态存储器单 元阵列的地址；以及模式检测器，其经配置以在所述模式检测器处接收到的控制信号被解除断言达预 定持续时间时，将所述动态存储器单元阵列的第一刷新速率修改为第二刷新速率。
14. 根据权利要求13所述的隐藏刷新控制器，其中所述控制信号是在所述隐藏刷新控 制器处接收到的芯片启用信号。
15. 根据权利要求13所述的隐藏刷新控制器，其中所述第一刷新速率比所述第二刷新 速率频繁。
16. 根据权利要求13所述的隐藏刷新控制器，其中所述预定持续时间是通过在所述控 制信号对照持续时间阈值被解除断言时对所述控制信号进行计时来确定的。
17. 根据权利要求13所述的隐藏刷新控制器，其中所述预定持续时间是通过在所述控 制信号被解除断言时测量所述刷新脉冲的连续发生数量来确定的。
18. 根据权利要求13所述的隐藏刷新控制器，其中所述预定持续时间是通过在所述控 制信号被解除断言时测量刷新所述阵列的连续发生数量来确定的。
19. 一种存储器装置，其包含动态存储器单元阵列；以及隐藏刷新控制器，其可在隐藏刷新所述动态存储器单元阵列期间耦合到所述动态 存储器单元阵列，所述隐藏刷新控制器经配置以在存储器装置处监视识别来自处理 器的请求的控制信号，当断言所述控制信号时，以第一刷新速率刷新所述动态数据， 且当所述控制信号被解除断言达预定持续时间时，以第二刷新速率刷新所述动态数据。
20. 根据权利要求19所述的存储器装置，其中所述隐藏刷新控制器包括隐藏刷新振荡器，其经配置以产生刷新时钟；刷新计数器，其经配置以对所述刷新时钟的循环数量进行计数，且在所述数量等 于所界定的计数时，断言刷新脉冲； 隐藏刷新地址计数器，其经配置以响应于所述刷新脉冲产生对应于所述动态存储器单元阵列的地址；以及模式检测器，其经配置以在所述模式检测器处接收到的所述控制信号被解除断言 达所述预定持续时间时，将所述动态存储器单元阵列的所述第一刷新速率修改为所 述第二刷新速率。
21. 根据权利要求20所述的存储器装置，其中所述控制信号是在所述隐藏刷新控制器 处接收到的芯片启用信号。
22. 根据权利要求20所述的存储器装置，其中所述第一刷新速率比所述第二刷新速率 频繁。
23. 根据权利要求20所述的存储器装置，其中所述预定持续时间是通过在所述控制信 号对照持续时间阈值被解除断言时对所述控制信号进行计时来确定的。
24. 根据权利要求20所述的存储器装置，其中所述预定持续时间是通过在所述控制信 号被解除断言时测量所述刷新脉冲的连续发生数量来确定的。
25. 根据权利要求20所述的存储器装置，其中所述预定持续时间是通过在所述控制信 号被解除断言时测量刷新所述阵列的连续发生数量来确定的。
26. —种包含输入装置、输出装置、存储器装置和处理器装置的电子系统，所述处理器 装置可操作地耦合到所述输入、输出和存储器装置，所述存储器装置包括动态存储 器单元阵列和隐藏刷新控制器，所述电子系统包含隐藏刷新振荡器，其经配置以产生刷新时钟；刷新计数器，其经配置以对所述刷新时钟的循环数量进行计数，且在所述数量等 于所界定的计数时，断言刷新脉冲；隐藏刷新地址计数器，其经配置以响应于所述刷新脉冲产生对应于动态存储器单 元阵列的地址；以及模式检测器，其经配置以在所述模式检测器处接收到的控制信号被解除断言达预 定持续时间时，将所述动态存储器单元阵列的第一刷新速率修改为第二刷新速率。
27. 根据权利要求26所述的电子系统，其中所述控制信号是在所述隐藏刷新控制器处 接收到的芯片启用信号。
28. 根据权利要求26所述的电子系统，其中所述第一刷新速率比所述第二刷新速率频 繁。
29. 根据权利要求26所述的电子系统，其中所述预定持续时间是通过在所述控制信号 对照持续时间阈值被解除断言时对所述控制信号进行计时来确定的。
30. 根据权利要求26所述的电子系统，其中所述预定持续时间是通过在所述控制信号 被解除断言时测量所述刷新脉冲的连续发生数量来确定的。
31. 根据权利要求26所述的电子系统，其中所述预定持续时间是通过在所述控制信号 被解除断言时测量刷新所述阵列的连续发生数量来确定的。
32. —种包括多个存储器装置的半导体晶片，所述多个存储器装置中的至少一者包含动态存储器单元阵列；以及隐藏刷新控制器，其可在隐藏刷新所述动态存储器单元阵列期间耦合到所述动态 存储器单元阵列，所述隐藏刷新控制器经配置以在所述存储器装置处监视识别来自 处理器的请求的控制信号，当断言所述控制信号时，以第一刷新速率刷新所述动态 数据，且当所述控制信号被解除断言达预定持续时间时，以第二刷新速率刷新所述 动态数据。
全文摘要
用于修改动态存储器单元(21GD)的隐藏刷新速率的系统(200)和方法包括监视来自处理器(202)的控制信号(CE^*)，和在断言所述控制信号(CE^*)时以第一刷新速率执行动态数据的隐藏刷新。当所述控制信号被解除断言达预定持续时间时，以第二刷新速率来刷新所述动态数据。在隐藏刷新动态存储器单元阵列期间，隐藏刷新控制器(206)耦合到所述动态存储器单元阵列(216D)。所述隐藏刷新控制器(206)进一步经配置以在所述存储器装置处监视识别来自处理器的请求的控制信号，且在断言所述控制信号时以第一刷新速率刷新所述动态数据。所述隐藏刷新控制器(206)进一步经配置以在所述控制信号(CE^*)被解除断言达预定持续时间时，以第二刷新速率来刷新所述动态数据。
文档编号G11C11/406GK101189680SQ200680019318
公开日2008年5月28日 申请日期2006年4月25日 优先权日2005年5月31日
发明者约翰·R·威尔福德, 约翰·施雷克 申请人:美光科技公司