专利名称：：具有与非门的nbti-恢复存储单元的制作方法
技术领域：
：本公开内容涉及存储单元，更具体而言，涉及存储单元内的晶体管失效的避免。
背景技术：
：随着电路技术的发展，晶体管无论在长度、宽度或厚度上均縮小了。晶体管的縮小可能带来一种或多种对电路的操作造成不利影响的效果。一种被称为负偏置温度不稳定性(NBTI)的现象就是晶体管失效的一个来源。只要当栅极处的电压为负(逻辑输入"0")时，在p型金属氧化物半导体(PM0S)晶体管中就会发生NBTI。NBTI使得晶体管发生劣化，从而縮短了其使用寿命。与其它基于晶体管的电路一样，存储单元也受到NBTI现象的不利影响。尽管存在各种变化，但是典型的存储单元都由两个倒相器构成，所述两个倒相器被布置为第一倒相器的输出端耦合至第二倒相器的输入端，反之亦然。采用这样的结构，所述倒相器之一在其输入端处始终具有负电压(逻辑输入"0")，从而导致NBTI劣化。当各倒相器的值在50%的时间内为"0"时，意味着两个PMOS晶体管以相同的速率劣化，此时将出现最佳的劣化情况。由于所述存储单元的结构的原因，取得低于50%的劣化速率是不可行的。因而，仍需要解决与存储单元相关联的涉及NBTI的问题。通过参考下文中结合附图给出的详细说明，本公开内容的上述方面和很多伴随的优点将得到更好地理解，因而更易于得到认识，在附图中，所有的图示均采用类似的附图标记表示类似的部分，除非另作说明。图1A-1C是根据现有技术的SRAM存储单元的图示；图2是根据一些实施例的包括三个二输入与非门的基于与非门的存储单元的图示；图3是根据现有技术的二输入与非门和等效晶体管电路的图示；图4是根据一些实施例的包括四个三输入与非门的基于与非门的存储单元的图示；图5是根据现有技术的三输入与非门和等效晶体管电路的图示；图6是根据一些实施例的包括两个图2所示的基于与非门的存储单元的存储单元的图示；图7A-7C分别是用于比较根据一些实施例的不同类型的存储单元的延迟、面积和功率的图表；图8是根据一些实施例的包括整个复制的图1C所示的存储单元的存储单元的图示；图9是根据一些实施例的包括未整个复制的图1C所示的存储单元的存储单元的图示；以及图10是根据一些实施例的采用图4所示的存储单元的基于处理器的系统的方框图。具体实施例方式根据文中描述的实施例，公开了一种NBTI-恢复(resilient)存储单元，其中，采用多个与非门的环替代现有技术存储单元中常见的背对背倒相器布置。在所述新颖的存储单元中，将与非门布置为，使所述与非门之一在其输出端处为"0"，而其余与非门则在它们的输出端处为"1"。采用所述新颖的存储单元，降低了劣化速率。由于存在这一优点，可以采用所述新颖的存储单元避免或者縮小导致晶体管劣化的保护频带，或者可以提高存储单元的工作频率。在下述详细说明中，将参考附图，附图通过举例说明的方式示出了可以实践所描述的主题的具体实施例。但是，应当理解，对于本领域技术人员而言，在阅读了本公开内容之后，其它实施例将变得显而易见。因此，不应从限定的意义上解释下述详细说明，因为本公开内容的范围由权利要求限定。图1A、1B和1C是根据现有技术的静态随机访问存储器(SRAM)单元8的图示。SRAM单元10A(图1A)是一种二端口存储单元，其包括两个背对背的倒相器12A和12B、访问晶体管14A和14B(第一端口访问)和访问晶体管16A和16B(第二端口访问)。对于第一端口访问而言，将互补位线BL,和BL,tt分别连接至访问晶体管14A和14B，将字线WL,连接至访问晶体管14A和14B的栅极。对于第二端口访问而言，将互补位线BL2和BL拼分别连接至访问晶体管16A和16B，将字线WL2连接至访问晶体管的栅极。位线BL(BL2)和BL^(BUO被称为互补位线，因为一条位线传输"1"或"0"值，而另一条位线则传输其补码，即"0"或"1"值。在SRAM存储单元10B(图1B)中，采用晶体管18A、18B、22A和22B替代倒相器12A和12B。(由于SRAM存储单元10A和SRAM存储单元10B是等效电路，因而文中将所述电路称为SRAM存储单元10或存储单元10。)存储单元10中的晶体管为金属氧化物半导体场效应晶体管或MOSFET。晶体管14A、14B、16A、16B、22A和22B为n型M0SFET，又被称为丽0S晶体管，而晶体管18A和18B则被称为p型M0SFET，又被称为PMOS晶体管。存储单元10具有两个端口、两组访问晶体管，因而被称为两端口单元。图1C示出了根据现有技术的单端口存储单元。存储单元20包括一条字线WL、一对互补位线BL和BLtt以及一对访问晶体管24A和24B，该对访问晶体管24A和24B为NMOS晶体管。晶体管26A和26B为PMOS晶体管，而晶体管28A和28B则为丽OS晶体管。因而，存储单元20由六个MOSFET构成，即两个PMOS晶体管和四个丽OS晶体管。通过激活字线WL使访问晶体管24A和24B导通，从而允许在位线BL/BU与存储单元20的其余部分之间进行访问。在受到启用时，访问晶体管14A和14B将位线BL和BLff耦合至互补单元值，在图1C中将所述互补单元值表示为W和V2。将存储单元20的值V!存储在所述单元的一侧(晶体管26A和28A的漏极端子)上，而将所述存储单元值的补码V2存储在所述单元的另一侧(晶体管26B和28B的漏极端子)上。只要当存储单元20存储了"0"值(Vi二0)时，PM0S晶体管26B的栅极上的电压就为负(逻辑输入"0")。互补电压L为"1"值，其使得PMOS晶体管26A的栅极上的电压为正。只要当存储单元20存储了"1"值(V1=l)时，PMOS晶体管26B的栅极上的电压就为正(逻辑输入"l")。互补电压、为"0"值，其使得PMOS晶体管926A的栅极上的电压为负(逻辑输入"0")。因而，根据存储单元内的PMOS和丽0S晶体管的背对背布置，所述PM0S晶体管之一在给定时刻将具有"O"值或负电压。如上所述，当PM0S晶体管的栅极上的电压为负时，PMOS晶体管将劣化，这是一种被称为负偏置温度不稳定性(NBTI)的现象。诸如上述存储单元10和20的存储单元无法避免所述现象，因为由于PM0S和NM0S晶体管的具体布置的原因，两个PM0S晶体管之一将在给定的时间点具有负电压。可以优化存储单元10和20的寿命，从而在一个PM0S晶体管(18A或26A)劣化的时间和第二PMOS晶体管(18B或26B)劣化的时间之间取得平衡。这一平衡确保了存储单元内的各PMOS晶体管在百分之五十的时间期间劣化。在存储单元包括更多的PM0S晶体管时，各PM0S晶体管之间的类似的平衡理论上可以降低NBTI的影响。例如，图2是根据一些实施例的基于与非门的存储单元50。作为单端口存储单元的基于与非门的存储单元50包括三个二输入与非门30A、30B和30C(统称为与非门30)。将与非门30布置为，使某一与非门的输出作为输入提供给另外两个与非门。借助这一构造，只要当一个与非门向其输出端提供"0"值时，其余两个与非门均提供"1"值。例如，当与非门30A向其输出端提供"0"值时，与非门30B和30C将向它们的输出端提供"1"值。将三个访问晶体管32A、32B和32C(统称为访问晶体管32)分别连接至与非门30A、30B和30C的输出端，其中，字线WL将各与非门的输出端选通至相应的位线BL,、BU或BU。在图2的结构中，存储单元50不包括互补位线。存储单元50是单端口存储单元。可以通过增加位线(每端口三条)、访问晶体管(每端口三个)和字线(每端口一条)来支持额外的端口。(参见图1A和1B的二端口存储单元的例子。)与倒相器12A和12B类似，可以采用等效晶体管电路描述与非门30A。在图3中，示出了二输入与非门30，其具有第一输入端(输入端l)、第二输入端(输入端2)和输出端(输出端)。等效电路34包括两个PM0S晶体管36A和36B以及两个NMOS晶体管38A和38B，其布置如图所示。将第一10输入端(输入端1)连接至丽0S晶体管38A的栅极以及PM0S晶体管36B的栅极。将第二输入端(输入端2)连接至丽0S晶体管38B的栅极以及PM0S晶体管36A的栅极。将输出端(输出端)连接至PM0S晶体管36A和36B的漏极以及丽0S晶体管38A的漏极。因而，二输入与非门包括两个PM0S晶体管和两个丽0S晶体管。如电路34所示，只要当第二输入(输入2)为逻辑"0"时，PMOS晶体管36A为负。只要当第一输入(输入1)为逻辑"0"时，PMOS晶体管36B就为负。因而，只要当与非门30的输入中的一个或两个为"0"时，就可能产生一些与非门的NBTI劣化。参考图2，存储单元50中的与非门30的布置确保了只要当一个与非门输出"0"时，另两个与非门就会提供"1"。由于每一与非门30的输出端均连接至每一其它与非门的输入端，这意味着六个输入端中的两个，或者说三分之一的输入端将具有"0"，因而其中的PM0S晶体管将在平均33%的时间内劣化，而不是像在常规存储单元10或20中那样在一半的时间内劣化。存储单元50大于存储单元10或20;但是，由于存储单元50具有更多的PM0S晶体管，因而NTBI-恢复能力更强。所述新颖的存储单元50包括三个丽OS访问晶体管32加上六个PMOS晶体管和六个丽OS晶体管(每一与非门30具有每种晶体管各两个)。与各具有两个PMOS晶体管的存储单元10(图1A和1B)和20(图1C)不同，所述新颖的存储单元50具有六个PMOS晶体管。以这样的方式将图2中的与非门30的各输出端连接至其它与非门的输入端，使得只要当一个与非门向其输出端提供"0"值时，另两个与非门就会提供"1"值。这意味着存储单元50中的PMOS晶体管的33%同时劣化。表1给出了当与非门30A的两输入端处均具有"1"值时的输入和输出的细节。表l存储单元50的输入和输出<table>tableseeoriginaldocumentpage11</column></row><table><table>tableseeoriginaldocumentpage12</column></row><table>图4示出了根据一些实施例的另一种基于与非门的存储单元60。作为单端口存储单元的基于与非门的存储单元60包括四个三输入与非门40A、40B、40C和40D(统称为与非门40)。与图2中一样，将存储单元60中的与非门40布置成将一个与非门的输出作为输入提供给其余的与非门(在这种情况下为三个与非门)。例如，当与非门鄉输出"0"值时，与非门40A、40C和40D输出"1"值。将四个访问晶体管42A、42B、42C和42D(统称访问晶体管42)分别连接至与非门40A、40B、40C和40D的输出端，其中，字线WL将各与非门的输出端选通至相应的位线BL、BL2、BU或BL,。在图4的结构中，存储单元60不包括互补位线。存储单元60是单端口存储单元。可以通过增加位线(每端口四条)、访问晶体管(每端口四个)和字线(每端口一条)来支持额外的端口。在图5中，示出了三输入与非门40，其具有第一输入端(输入端l)、第二输入端(输入端2)、第三输入端(输入端3)和输出端(输出端)。等效电路44包括三个PMOS晶体管46A、46B和46C以及三个丽OS晶体管48A、48B和48C，其布置如图所示。将第一输入端(输入端l)连接至丽OS晶体管48A的栅极以及PMOS晶体管46C的栅极。将第二输入端(输入端2)连接至丽OS晶体管48B的栅极以及PMOS晶体管46B的栅极。将第三输入端(输入端3)连接至丽OS晶体管48C的栅极以及PMOS晶体管46A的栅极。将输出端(输出端)耦合至PMOS晶体管46A、46B和46C的漏极以及丽OS晶体管48A的漏极。因而，三输入与非门包括三个PMOS晶体管和三个丽OS晶体管。如电路44所示，只要当第三输入(输入3)为逻辑"0"时，PMOS晶体管46A就为负。只要当第二输入(输入2)为逻辑"0"时，PMOS晶体管46B就为负。只要当第一输入(输入1)为逻辑"0"时，PMOS晶体管46C就为负。因而，只要当提供给与非门30的输入中的任何一个为"0"时，就可能产生一些与非门的NBTI劣化。参考图4，存储单元60中的与非门40的布置确保了只要当一个与非门输出"0"时，另外三个与非门就提供"1"。由于每一与非门40的输出端均连接至每一其它与非门的输入端，这意味着十二个输入端中的三个，或者说四分之一的输入端将具有"0"，因而其中的PM0S晶体管在平均25%的时间内劣化，而不是像常规存储单元10或20中那样在一半的时间内劣化，也不是像基于与非门的存储单元50(图2)中那样在33%的时间内劣化。以这样的方式将图4中的与非门40的各输出端连接至其它与非门的输入端，使得只要当一个与非门向其输出端提供"0"值时，另三个与非门就会提供"1"值。这意味着存储单元60中的PMOS晶体管的25%同时劣化。表2给出了当与非门40A的所有的三个输入端处均具有"1"时的输入和输出的细节。表2存储单元60的输入和输出<table>tableseeoriginaldocumentpage13</column></row><table>类似地，可以根据需要将三个基于与非门的二输入存储单元50和四个基于与非门的三输入存储单元60的布置扩展成越来越大的结构。每次添加与非门，都将使单元中出现额外的PMOS晶体管，从而提高了PMOS晶体管的数量，并且可以降低相关联的NBTI劣化。存储单元50和60大于存储单元20。除了访问晶体管之外，单端口存储单元30(图1C)具有四个晶体管(2个NM0S，2个PM0S);存储单元50(图2)具有十二个晶体管(6个画0S，6个PM0S);存储单元60(图4)具有二十四个晶体管(12个丽0S，12个PM0S)。随着与非门数量的增加，晶体管的数量同样增加。例如，包括按照与图2和图4所示的方式类似的方式布置的五个四输入与非门的存储单元将具有四十个晶体管(20个丽0S，20个PM0S)。尽管采用了比常规存储单元20更多的晶体管，但是采用存储单元50或60仍然存在好处。对于具有大量端口的应用而言，例如，对于寄存器堆而言，晶体管方面的开销将变得不太明显。表3在常规存储单元和四与非门存储单元60之间进行了晶体管开销的比较。表3晶体管开销比较表<table>tableseeoriginaldocumentpage14</column></row><table>对于单个位，存储单元20具有四个晶体管，加上另外的每端口两个晶体管(4+2X端口数)。(例如，图1B中的二端口存储单元10具有八个晶体管。)对于两个位，存储单元60具有二十四个晶体管，加上另外的每端口四个晶体管(12+2X端口数/位)。如表3所示，端口数越大，存储单元60相对于存储单元20的相对开销就越低(表3中的数字没有考虑由位线和字线导致的开销)。此外，除了按照图2和图4中的具体方式布置之外，在一些实施例中，还对存储单元50和60进行操作，从而周期性地改变值编码，以便平衡各PMOS晶体管的劣化。根据每一与非门中输入全部为"1"(或者输出为"0")的位置，存在不同的状态。当"1"处于与非门30A的第一和第二输入端时，存储单元50处于第一状态；当"1"处于与非门30B的第一和第二输入端时，存储单元50处于第二状态；当"1"处于与非门30C的第一和第二输入端时，存储单元50处于第三状态。类似地，对于四与非门存储单元60而言，存在四种可能的状态。因而四与非门存储单元60能够采用四种不同的状态存储两个位。在一些实施例中，对四种不同的状态进行编码和解码的逻辑涉及两级门电路，即，非门或倒相器，加上二输入与非门或二输入或非门。将两个位x。和x,映射成四个状态Y。、Y,、Y2和Y3的函数可以如下文所示(但是其它映射函数也是可行的)y3=z,x0y;=x0A=K+KK2=^Ayo=《Jf0义0=_K3+K由于三与非门存储单元50具有三个状态，因而这允许实施单个位的编码。在一些实施例中，将两个三与非门存储单元50—起使用，以形成三位存储单元。由于每一存储单元存储三个可能的状态，因而将两个三与非门单元放在一起能够实现九个可能的状态。因而，采用两个三与非门存储单元50，能够借助九个状态对三个位进行编码。图6是根据一些实施例的包括两个三与非门存储单元50(图2)的存储单元70。由于每一三与非门存储单元50存储三个可能的状态，'因而所述两个三与非门存储单元结合起来将在存储单元70内存储九个可能的状态。借助九个可能的状态，可以在存储单元70内对三个位进行编码。因而，可以将存储单元70视为一种三位存储单元。就四与非门存储单元60而言，由于存在四个状态，因而在不使所述存储单元与另一存储单元结合的情况下可以对两位进行编码。因而，四与非门存储单元60(图5)的复杂度低于两个三与非门存储单元70(图6)，因为不存在通过结合存储单元来形成新的存储单元。表4相对于现有技术存储单元总结了新的存储单元的特性。在"每单元的晶体管"一栏内晶体管的数量不包括用于端口访问的访问晶体管。表4用于三个存储单元的晶体管和位线<table>tableseeoriginaldocumentpage15</column></row><table>如表4所示，尽管就三与非门和四与非门结构而言，每一存储单元的晶体管的数量有所提高，但是每一位的位线和晶体管的数量与现有技术存储单元，即与图1C所示的二"非"门或二倒相器结构保持一致。存储单元70(图6)包括六条位线，B「B6，即，每一三与非门存储单元50具有三条位线。常规存储单元20(图1C)采用了两条位线，并对单个位编码。因而，对三个位进行编码的存储单元70中每一位采用的位线不比存储单元20的多。存储单元60(图4)包括四条位线，即BrB4。由于存储单元60存储两个位，因而每一位设有两条位线。在一些实施例中，周期性地转换存储单元的状态，从而使存储单元中的任何一个PMOS晶体管中的劣化与其它PMOS晶体管的劣化平衡。这样的劣化平衡可以延长存储单元的寿命。与具有两种状态的情况(就像存储单元20中一样)不同，对三与非门存储单元50中的三个状态(三位存储单元70中的九个状态)执行状态反转，对四与非门存储单元60中的四个状态执行状态反转，对于更大的结构依此类推。每当改变状态时，就对映射进行轮转(rotate),从而使各存储单元内的PMOS晶体管的活动平衡。例如，四与非门存储单元60可以将值"00"映射成第一状态中的"0111"、第二状态中的"1011"、第三状态中的"1101"和第四状态中的"1110"。将存储单元连接至促进往返于所述存储单元的信号传输的电路。例如，在读取操作过程中，列解码器可以接收来自相关位线对的数据，并将所述数据发送至感测放大器。所述感测放大器对信号进行放大，并将所述信号发送至输入/输出(I/O)缓冲器，以供外部电路接收。在写操作过程中，写入驱动器从1/0缓冲器检索数据，并将所述数据发送至相关位线对。典型地，在读取操作过程中采用的感测放大器是差分感测放大器，因为数据是在互补位线上传输的。在存储单元60(四与非门)和70(两个三与非门)中，不采用互补位线。因而，在一些实施例中，采用了单端感测放大器。在采用单端感测放大器的情况下，常规存储单元(例如，存储单元20)每单元使一条位线工作。与非门存储单元可以包括的位线和感测放大器的数量至少是每单元的与非门的数量减一。可以去除一条位线和相关联的感测放大器。这是因为，根据与非门的结构，如果所有的位线均为"l"，16那么其余的一条位线自动为"0";类似地，如果位线之一为"0"，那么其余位线自动为"l"。因而，所述位线之一可以由其它位线的值来推断。已经就延迟、面积和功率开销分析了三与非门存储单元70和四与非门存储单元60。图7A、7B和7C示出了根据一些实施例的对存储单元70、存储单元60和两个如下文所述的其它存储单元实施的实验测试的结果。各图表中的测量结果都是相对于"基础"存储单元，即常规存储单元20得到的。所得到的图表92、94和96分别示出了具有不同端口数的每一单元的延迟、面积和功率。存储单元70比存储单元60慢，这是因为在存储单元60中存在与编码/解码机制相关联的更大的延迟。另一方面，存储单元70小于存储单元60，因为存储单元70中每一位的晶体管数比存储单元60的少。根据一些实施例，图8示出了存储单元80。存储单元80复制了包括位线和字线的整个存储单元20(图1C)，在图表中将其表示为"基础X2"。在图表中包含了采用常规存储单元实现的存储单元80，从而使典型的现有技术存储单元的寿命延长了二倍。(其假设可以在无需在延迟和功率方面付出代价的情况下延长寿命。)在图表92、94和96中，采用中空的方块来绘制存储单元80，即"基础X2"。在图表中，将三与非门存储单元70表示为"与非门3"，并采用实心圆对其进行绘制。在图标中，将四与非门存储单元60表示为"与非门4"，并采用中空三角形对其进行绘制。采用"叉号"对被表示为"基础X2精巧(smart)"的第四存储单元进行绘制。图9示出了"基础X2精巧"存储单元的例子。与存储单元80(图8)不同，存储单元90复制了存储单元20(图1C)的除了端口之外的大部分电路。存储单元90还采用了选通-^技术，从而周期性地改变使用当中的单元。就存储单元90而言，每单元采用八个晶体管(两倍于基础情况)，每端口采用四个晶体管，以控制两个单元(两倍于基础情况，两倍于与非门单元的情况)，并且采用了线路和晶体管来实现选通-L，从而开启/关闭一个单元或另一个单元。图表92、94和96是具有256个寄存器的寄存器堆的测量结果的曲线图，每一测量都是针对具有不同数量的端口的存储单元进行的。在采用三与非门存储单元70(图6)和四与非门存储单元60(图4)的情况下，所述图表表明在延迟(图表92)和面积(图表96)方面存在一定的开销，但17是，对于大量的端口而言，所述开销不太明显。在图表92中，存储单元60(与非门4)的结果接近存储单元90(基础X2精巧)的结果。随着端口数量的增加，存储单元60与基础情况下(例如，存储单元20)的延迟的偏差低于5%。就功率而言(图7B)，图表94表明，随着端口数量的增加，基于与非门的存储单元，尤其是四与非门存储单元和基础情况之间的差异是最小的。就面积而言(图7C)，图表96表明，一旦端口的数量提高，那么基于与非门的存储单元比存储单元80(基础X2)和存储单元90(基础X2精巧)更好地运行。在系统采用了大量的端口的情况下，与现有技术存储单元相比，基于与非门的存储单元运行良好。如图表92所示，存储单元70(与非门3)的延迟方面的开销高，但是存储单元60(与非门4)这方面的开销低。例如，就九个端口而言，寄存器堆(256个寄存器)的延迟增加了5%。延长寄存器堆访问时间通常不会影响总处理器性能。在一些实施例中，额外的保护频带的縮减将通过使工作频率的提高幅度远大于5%而提供额外的性能优势。'在功率曲线图94中，对于任何端口数而言，采用存储单元60(4与非门)均能够使开销微不足道，即低于0.5%，而且对于大多数情况而言，开销均处于1%之下。在面积曲线图96中，除了单端口结构之外，基于与非门的存储单元都能更好地运行。例如，设有具备九个端口的存储单元60(4与非门)的寄存器的面积提高了16%，这一提高幅度比复制整个寄存器堆(基础X2)或者复制存储单元(基础X2精巧)的情况要低得多。已经表明，采用常规存储单元(例如，图1C中的存储单元20)，可以通过使PMOS晶体管的栅极上具有负电压的时间量从100%的时间降至50%的时间而提高存储单元的寿命。因而，在一些实施例中，三与非门和四与非门结构至少可以实现这些结果，并且出于在PMOS晶体管的栅极上的电压非负时的NBTI的自恢复效应的原因应当更好地运行(分别好33%和25%)。如图表所示，复制整个寄存器堆(基础X2)或者只是复制存储单元(基础X2精巧)将使寿命延长两倍，而其面积开销则高于采用基于与非门的存储单元的情况。除了寄存器单元之外，可以将存储单元50和60用到任何类似存储器的结构当中，例如，可以将其用到队列和高速缓存当中。尽管存储单元50和60的结构适于高度端口化(ported)的结构，例如，寄存器堆、缓冲器和队列，但是也可以将存储单元50和60用到存在于很多处理器的核和非核(uncore)内部的存储结构当中。在图10中，示出了根据一些实施例的基于处理器的系统100。基于处理器的系统100包括处理器102,处理器102包括具有存储器106的核104。存储器106包括存储单元60，即上文所述的四与非门存储结构。还将外部存储器110耦合至处理器102。外部存储器还包括存储单元60。还将处理器102耦合至芯片组108，芯片组108包括无线天线112。尽管己经相对于有限数量的实施例对本公开内容进行了说明，但是本领域技术人员应当认识到可以由其实现很多修改和变化。所附权利要求旨在涵盖所有此类落在所公开的主题的实际精神和范围内的修改和变化。权利要求1、一种存储单元，包括多个与非门，各包括第一p型晶体管和第二p型晶体管；第一n型晶体管和第二n型晶体管；第一输入端；第二输入端；以及输出端；其中，所述多个与非门中的第一与非门的输出端耦合至所述多个与非门中的其它与非门的输入端之一。2、根据权利要求1所述的存储单元，还包括多个访问晶体管，各用于所述其它与非门之一；以及多条位线，各用于所述其它与非门之一；其中，所述多个访问晶体管将所述其它与非门中的每一个的输出端耦合至所述多条位线之一。3、根据权利要求2所述的存储单元，还包括耦合至所述多个访问晶体管中的每一个的栅极的字线。4、根据权利要求3所述的存储单元，所述多个与非门中的每一个还包括第三P型晶体管；第三n型晶体管；以及第三输入端。5、根据权利要求3所述的存储单元，还包括第二多个与非门，各包括第一P型晶体管和第二P型晶体管；第一n型晶体管和第二n型晶体管；第一输入端；第二输入端；以及输出端；其中，将所述第二多个与非门中的第二与非门的输出端耦合至所述第二多个与非门中的其余与非门的输入端之一。6、根据权利要求5所述的存储单元，还包括第二多个访问晶体管，各用于所述其余与非门中的一个；以及第二多条位线，各用于所述其余与非门中的一个；其中，所述第二多个访问晶体管将所述其余与非门中的每一个的输出端耦合至所述第二多条位线之一。7、根据权利要求3所述的存储单元，还包括第二字线；第二多个访问晶体管，各用于所述其它与非门中的一个；以及第二多条位线，各用于所述其它与非门中的一个；其中，所述第二多个访问晶体管将所述其它与非门中的每一个的输出端耦合至所述第二多条位线之一。8、根据权利要求4所述的存储单元，还包括第二字线；第二多个访问晶体管，各用于所述其它与非门中的一个；以及第二多条位线，各用于所述其它与非门中的一个；其中，所述第二多个访问晶体管将所述其它与非门中的每一个的输出端耦合至所述第二多条位线之一。9、根据权利要求6所述的存储单元，还包括第二字线；第二多个访问晶体管，各用于所述其它与非门中的一个；以及第二多条位线，各用于所述其它与非门中的一个；其中，所述第二多个访问晶体管将所述其它与非门中的每一个的输出端耦合至所述第二多条位线之一。10、一种存储单元，包括多个与非门，所述多个与非门被布置成将一个与非门的输出端耦合至其它与非门的输入端；耦合至所述多个与非门中的每一个的输出端的多条位线；以及耦合于不包括所述一个与非门的所述多个与非门中的每一个的输出端和所述多条位线之间的多个访问晶体管。11、根据权利要求10所述的存储单元，所述多个与非门中的每一与非门包括两个输入端，其中，所述存储单元包括三个有效状态。12、根据权利要求ll所述的存储单元，所述多个与非门中的每一与非门包括两个P型晶体管，其中，各P型晶体管在三分之一的时间内劣化。13、根据权利要求10所述的存储单元，所述多个与非门中的每一与非门包括三个输入端，其中，所述存储单元包括四个有效状态。14、根据权利要求13所述的存储单元，所述多个与非门中的每一与非门包括三个P型晶体管，其中，各P型晶体管在四分之一的时间内劣化。15、根据权利要求10所述的存储单元，还包括耦合至不包括所述一个与非门的所述多个与非门中的每一个的输出端的第二多条位线；以及耦合于不包括所述一个与非门的所述多个与非门中的每一个的输出端和所述多条位线之间的第二多个访问晶体管。16、根据权利要求12所述的存储单元，还包括第二多个与非门，所述第二多个与非门被布置成将一个与非门的输出端耦合至其它与非门的输入端；耦合至不包括所述一个与非门的所述多个与非门中的每一个的输出端的第二多条位线；以及耦合于不包括所述一个与非门的所述多个与非门中的每一个的输出端和所述多条位线之间的第二多个访问晶体管。17、根据权利要求16所述的存储单元，所述第二多个与非门中的每一与非门包括两个输入端，其中，所述存储单元包括九个有效状态。18、一种基于处理器的系统，包括执行指令的处理器；耦合至所述处理器的芯片组；耦合至所述芯片组的无线天线；以及设置在所述处理器内的核，所述核包括存储器，所述存储器包括多个存储单元，每一存储单元包括多个与非门，各包括第一P型晶体管和第二P型晶体管；第一n型晶体管和第二n型晶体管；第一输入端；第二输入端；以及输出端;其中，将所述多个与非门之一的输出端耦合至所述多个与非门中的其它与非门的输入端之一。19、根据权利要求18所述的基于处理器的系统，每一存储单元还包括:第三P型晶体管；第三n型晶体管；以及第三输入端。20、根据权利要求18所述的基于处理器的系统，每一存储单元还包括:第二多个与非门，各包括第一P型晶体管和第二P型晶体管；第一n型晶体管和第二n型晶体管；第一输入端；第二输入端；以及输出端；其中，将所述第二多个与非门之一的输出端耦合至所述第二多个与非门中的其它与非门的输入端之一。全文摘要本发明涉及一种NBTI-恢复存储单元，其由包含多个与非门的环构成。将所述与非门布置为，使所述与非门之一在其输出端具有“0”，而使其余与非门在其输出端具有“1”。所述存储单元内的PMOS晶体管所经受的劣化要比在基于倒相器的存储单元中低。能够减小保护频带，以便防止晶体管劣化，同时可以提高存储单元的工作频率。文档编号G11C11/412GK101506899SQ200680055721公开日2009年8月12日申请日期2006年9月28日优先权日2006年9月28日发明者A·冈萨雷斯,J·阿韦利亚,O·云萨尔,X·韦拉申请人:英特尔公司