专利名称：多位准记忆单元的操作方法及用其作储存资料的集成电路的制作方法
技术领域：
本发明涉及一种半导体元件的操作方法，特别是涉及一种用于非挥发记忆体的多位准记忆单元(muUi-level cell, MLC)的操作方法。
技术背景在各种记忆体产品中，具有可进行多次资料的存入、读取、抹除等动 作，且具有存入的资料在断电后也不会消失的优点的非挥发性记忆体，已 成为个人电脑和电子设备所广泛采用的一种记忆体元件。典型的非挥发性记忆体仅能够储存"0"和"1"两种资料状态，而为 一种单记忆单元单位元(1 bit/cel 1)储存的记忆体。在^i2;fc^的资料时，会将 栅极电压设于Vread,当Vread大于记忆体的临界电压(threshold voltage, Vt)时，会有电流流经记忆体的源极与漏极，则判鈔M凡态为l;当Vread小于 记忆体的临界电压时，没有电流流经记忆体的源极与漏极，则判定此状态 为0。近年来，随着高密度的记忆体元件的发展，非挥发性记忆体的每一记 忆单元能够储存超过一位元，即所谓的多位准记忆体元件。此种记忆体每 单一记忆单元具有二位元以上的多位元资料储存，如此可于相同的晶片面 积下增加其资料储存的密度。为了在每一记忆单元内储存二位元以上的资 料，每个记忆单元可被程序化为22阶，即4阶。在此，4阶的临界电压分别 对应出00、 01、 10、 11的4种储存状态。然而，多位准记忆体元件的每一记忆单元在进行程序化时，无法精确 地控制注入的电子的数量，因此各个储存状态的记忆单元临界电压分布曲 线甚广，而容易在读取时发生误判。而且，由于记忆单元的程序化操作通 常是以程序化时间长短来控制临界电压，因此并不容易精确地到达目标程 序4b临界电压(target programming Vt)。由于，上述的记忆单元操作的问题会影响元件效能，且会造成元件的 可靠度(reliability)降低。因此，如何改善此问题已成为业界积极发展的 课题之一。发明内容有鉴于此，本发明的目的就是在提供一种多位准记忆单元的梯作方法,能 够有效改善先前技术的问题，以提高元件效能。本发明提出一种多位准记fc^元的才剩乍方法。此多^^隹i。It^元^i舌M、控制栅极、位于基底与控制栅极之间的一电荷储存层，以及位于基底中的二源/漏极区。此操作方法包括(a)操作多位准记忆单元，至多位准记忆单 元的一临界电压大于预先程序化临界电压；以及(b)操怍多位准记忆单元至多 位准记忆单元的临界电压大于目标程序化临界电压、小于预先程序化临界 电压。依照本发明的实施例所述的多位准记忆单元的操作方法，上述的步骤 (a)的操作为一程序化操作。其中，此程序化操作可例如是，利用沟道热电 子(CHE)注入法、FN电子注入法或双边偏压(DSB)电子注入法来进行。依照本发明的实施例所述的多位准记忆单元的操作方法，上述的步骤 (c)的操作为一软抹除操作。其中，此软抹除操作可例如是，利用带对带热 空穴(BTBHH)注入法、FN电子排除法或双边偏压空穴注入法来进行。依照本发明的实施例所述的多位准记忆单元的操作方法，在步骤(a)之 后以及步骤(b)之前，更包括进行(c)进行一第一验证步骤，若步骤(a)的临 界电压小于预先程序化临界电压则重复步骤(a)。上述的步骤(c)的第一验 证步骤例如是，进行一读取操作，由多位准记忆单元的读取电压，判断步 骤(a)的临界电压是否大于预先程序化临界电压。依照本发明的实施例所述的多位准记忆单元的操作方法，在步骤(b)之 后，更包括(d)进行一第二验证步骤，若步骤(b)的临界电压大于预先程 序化临界电压则重复步骤(b)，而若步骤(b)的临界电压小于目标程序化临 界电压则重复步骤(a) ~ (d)。上述的步骤(d)的第二验证步骤例如是，进行 一读取操作，由多位准记忆单元的读取电压，判断步骤(b)的临界电压是否 大于目标程序化临界电压、小于预先程序化临界电压。依照本发明的实施例所述的多位准记忆单元的操作方法，上述的电荷 储存层可例如是浮置栅极、电荷补陷层或纳米晶粒层。本发明另提出一种使用多位准记忆单元作储存资料的集成电路。此集 成电路包括半导体基底、多位准记忆单元阵列、偏压调整状态器以及电 路系统。其中，多位准记忆单元阵列耦接至半导体基底。偏压调整状态器 可用以操作阵列的多位准记忆单元，至多位准记忆单元的临界电压大于预 先程序化临界电压。电路系统耦接至阵列的多位准记忆单元，而电路系统 适用于在多个特定持续时间其中的一对应特定持续时间耦接电压至一个或 更多个多位准记忆单元，其中在这些特定持续时间其中的对应特定持续时 间内具有可储存在多位准记忆单元上的资料值其中的对应资料值。而且，电 路系统至少包括与阵列耦接的行解码器与列解码器，以及与行解码器耦接 的感测放大器/资料输入结构。其中，感测放大器/资料输入结构用以操作 阵列的多位准记忆单元，至多位准记忆单元的该临界电压大于目标程序化临界电压、小于预先程序化临界电压。依照本发明的实施例所述的使用多位准记忆单元作储存资料的集成电 路，上述行解码器与列解码器是用以读取阵列的多位准记忆单元的电压。依照本发明的实施例所述的使用多位准记忆单元作储存资料的集成电 路，上述多位准记忆单元的电荷储存层可例如是浮置栅极、电荷补陷层或 纳米晶粒层。由于，本发明是先使记忆单元的临界电压大于预先程序化临界电压，然 后将记忆单元的临界电压搡作在预先程序化临界电压与目标程序化临界电压之间，如此可4吏记忆单元可精确地到达目标程序化临界电压(target programming Vt)。而且，本发明的方法可使各储存状态的记忆单元临界电 压分布范围变窄，从而降低读取时误判的可能性。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细说明如下。
图1为依照本发明的实施例所绘示的多位准记忆单元的示意图。图2为依照本发明的实施例所绘示的多位准记忆单元的操作方法流程图。图3A与图3B绘示本发明的一实施例的多位准记忆单元的操作方法中 的程序化步骤与软抹除步骤。图4绘示本发明的多位准记忆单元的操作方法的程序化步骤期间，记 忆单元的临界电压随时间的变化。图5绘示本发明的多位准记忆单元的操作方法的软抹除步骤期间，记 忆单元的临界电压随时间的变化。图6A与图6B绘示本发明的另一实施例的多位准记忆单元的操作方法 中的程序化步骤与软抹除步骤。图7A与图7B绘示本发明的又一实施例的多位准记忆单元的操作方法 中的程序化步骤与软抹除步骤。图8所绘示为本发明的实施例的多位准记忆单元集成电路的简化方块图。102:基底 106:氮化硅层 110:控制栅极 114:漏极区 202、 204、 206、 208、 210:步骤Vd:漏极电压 Vg.栅极电压Vs:源极电压具体实施方式
本发明的多位准记忆单元的操作方法所适用的记忆单元中的电荷储存 层例如是浮置4册极、电荷补陷(charge-trapping)层或纳米晶粒 (nano-crystal)层。浮置闸的材质常为掺杂复晶硅，电荷补陷层的材质常 为氮化硅，纳米晶粒层则包括位在一绝缘层中的许多分离的导体材料纳米 晶粒。本实施例虽仅以使用电荷补陷层的记忆单元作说明，但具此领域中 通常知识者应可由本实施例的说明推知，本发明亦适用于使用浮置栅极或 纳米晶粒层来储存资料的非挥发性的多位准记忆单元。请参照图1,其为依照本发明的实施例所绘示的多位准记忆单元的示意 图。本实施例的记忆单元100包括P型的基底102，依序向上堆迭的底氧化 层104、作为电荷补陷层的氮《W圭层106、顶氧化层108与控制栅极110,以及 位在控制栅极110两侧的基底102中的N型的源极区112与漏极区114。此 外，以浮置栅极为电荷储存层的记忆单元的一例，是将104、 106、 108这 三层替换成隧穿氧化层、多晶硅浮置栅极与闸间介电层而得者；以纳米晶 粒层为电荷储存层的记忆单元的一例，则是将106换成内含许多纳米硅晶 粒的氧化硅层而得者。接下束说明本发明的多位准记忆单元的操作方法。以单记忆单元二位元 (2 bits/cell)储存的多位准记忆单元为例，多位准记'lt^元中的00、 01、 10、 11 的4种储存状态，分别具有一预先程序化临界电压(pre-programming threshold voltage)以及一 目标程序'化临界电压(target programming threshold voltage),且每一储存状状态的预先程序化临界电压比目标程 序化临界电压稍大，其二者差值约为0. 1~0. 5伏特。上述，多位准记忆单 元中的每一种储存状态的操作方式可如下所示。请参照图2,其为依照本发明的实施例所绘示的多位准记忆单元的操作 方法流程图。首先，使记忆单元的临界电压(Vt)大于预先程序化临界电压 (步骤202)。在步骤202中，可对记忆单元进行一程序化(program)操作，直 至记忆单元的临界电压大于预先程序化临界电压。接着，请继续参照图2，在步骤202之后，可进行第一验证步骤(步骤 204)。上述，第一验证步骤例如是，利用进行一读取操作，并由记忆单元 的读取电压，来判断步骤202的临界电压是否大于预先程序化临界电压。 在步骤204中，若记忆单元的临界电压大于预先程序化临界电压，则继续 下一步骤；相反地，若记忆单元的临界电压小于预先程序化临界电压，则 重复步骤202。随后，使记忆单元的临界电压大于目标程序化临界电压、小于预先程序化临界电压(步骤206)。在步骤206中，可对记忆单元进行一软抹除 (soft-erasing)操作，直至记忆单元的临界电压大于目标程序化临界电压、小 于预先程序化临界电压。值得注意的是，在步骤206中可使临界电压往下 修正，而收敛到接近目标程序化临界电压。然后，请继续参照图2,在步骤206之后，可进行第二验证步骤(步骤 208)。上述，第二验证步骤例如是，利用进行一读取操作，并由记忆单元的 读取电压，来判断步骤206的临界电压是否介于预先程序化临界电压与目 标程序化临界电压之间。在步骤208中，若记忆单元的临界电压介于预先程 序化临界电压与目标程序化临界电压之间，则即可^tb^ft(步骤210)。相反 地，若记忆单元的临界电压大于预先程序化临界电压，则重复步骤206;而 若记忆单元的临界电压小于目标程序化临界电压，则重复步骤202 ~ 208。特别要说明的是，本发明的操作方法为，先使记忆单元的临界电压大 于预先程序化临界电压，然后再将记忆单元的临界电压操作在介于预先程 序化临界电压与目标程序化临界电压之间，如此可使记忆单元更为精确地 到达目标程序化临界电压。而且，本发明的方法亦可使各储存状态的记忆 单元临界电压分布范围变窄，从而降低读取时误判的可能性。以下，列举图3A与图3B的实施例详细说明本发明的搡作方法中的程 序化操作以及软抹除操作。请参照图3A，其绘示本实施例的多位准记忆单元的操作方法中的程序 化步骤，其是利用双边偏压(double side bias, DSB)电子注入法来进行。 此程序化步骤包括，在基底102上施加0V,在源极区112、漏极区114上 施加高于0V的源极电压Vs 、漏极电压Vd (=Vs),且在控制栅极110上施加 高于0V的栅极电压Vg。其中，源极电压Vs例如是4 6V，漏极电压Vd例 如是4 6V，栅极电压Vg例如是8 ~ 12V。源极电压Vs、漏极电压Vd的大 小足以在基底102中产生带对带热空穴(band to band hot hole),从而产 生电子/空穴对，而控制栅极110上施加的栅极电压Vg则可使电子注入电 荷储存层中。接着，请参照图4,其绘示本发明的多位准记忆单元的搡作方法的程序 化步骤期间，记忆单元的临界电压(V)随时间(sec)的变化。此多位准记忆单 元具有对应4个位准的4个储存状态，而可储存2位元的资料，其中位准 由高至低的第一至第四储存态例如分别对应00、 01、 10、 ll的资料值。另 夕卜，图4中的平行虚线是对应记忆单元中的储存状态的预先程序化临界电 压。由图4可知，记忆单元可程序化至临界电压大于预先程序化临界电压。另外，请参照图3B,其绘示本实施例的多位准记忆单元的操作方法中 的软抹除步骤，其是利用双边偏压空穴注入法来进行。J:b^^f^^骤^i舌,在基底102上施加0V,在源4 l区112、漏才及区114上施加高于OV的源才及电压Vs、漏 极电压Vd (=Vs)，且在控制栅极110上施加低于或等于0V的栅极电压Vg。 其中，源极电压Vs例如是4 ~ 6V,漏极电压Vd例如是4 ~ 6V，栅极电压Vg 例如是-5 ~ 0V。源极电压Vs、漏极电压Vd的大小足以在基底102中产生频 带隧穿热空穴，乂人而产生电子/空穴对，而控制4册极110上施加的栅极电压 Vg则可使空穴注入电荷储存层中。接着，请参照图5，其绘示本发明的多位准记忆单元的搡作方法的软抹 除步骤期间，记忆单元的临界电压随时间的变化。此多位准记忆单元具有 对应4个位准的4个储存状态，而可储存2位元的资料，其中位准由高至 低的第一至第四储存态例如分别对应00、 01、 10、 ll的资料值。另外，图 5中的二平行虚线(--)、(-.-)是分别对应记忆单元中的储存状态的预 先程序化临界电压与目标程序化临界电压。由图5可知，记忆单元可软抹 除至临界电压介于预先程序化临界电压与目标程序化临界电压之间，而收 敛至到接近目标程序化临界电压。另外，在本发明的操作方法中，可利用沟道热电子(CHE)注入法进行步 骤202的程序化操作，以及利用带对带热空穴(BTBHH)注入法进行步骤206 的软抹除操作。请参照图6A，其是绘示本实施例的多位准记忆单元的操作方法中的程 序化步骤，其是利用沟道热电子注入法来进行。此程序化搡作例如是，在 基底102上施加0V，在源极区112上施加0V，在漏极区114上施加高于0V 的漏极电压Vd，其例如是4 ~ 6V左右，且在控制栅极110上施加高于0V的 栅极电压Vg，其例如是8 12V左右，以所产生的电子由源极区112注入电 荷储存层中。另外，请参照图6B，其是绘示本实施例的多位准记忆单元的 操作方法中的软抹除步骤，其是利用带对带热空穴注入法来进行。此软抹 除操作例如是，在基底102上施加0V,在源极区112上施加0V,在漏极区 114上施加高于0V的漏极电压Vd，其例如是4 ~ 6V左右，且在控制栅极110 上施加低于0V的栅极电压Vg，其例如是-12~-6V左右，以所产生的空穴 由漏极区114注入电荷储存层中。此外，在本发明的操作方法中，对以浮置栅极为电荷储存层的记忆单 元而言，还可利用FN电子注入法进行步骤202的程序化操作，以及利用FN 电子排除法进行步骤206的软抹除操作。请参照图7A，其是绘示本实施例的多位准记忆单元的操作方法中的程 序化步骤，其是利用FN电子注入法来进行。此程序化操作例如是，在基底 102上施加0V，在源极区112上施加0V,在漏极区114上施加0V,且在控 制栅极110上施加高于0V的栅极电压Vg，其例如是14-20V左右，引发 FN隧穿效应，致使电子注入电荷储存层(浮置栅极)中。另外，请参照图7B，其是绘示本实施例的多位准记忆单元的操作方法中的软抹除步骤，其是利用
FN电子排除法来进行。此软抹除操作例如是，在基底102上施加0V,在源 极区112上施加OV,在漏极区114上施加OV,且在控制栅极110上施加低 千OV的栅极电压Vg,其例如是-20~-14V左右，引发FN隧穿效应，致使 电子由电荷储存层(浮置栅极)注入基底102中。
图8所绘示为本发明的实施例的多位准记忆单元集成电路的简化方块图。
请参照图8,集成电路850包括位于半导体基底上的多位准记忆单元阵 列800。另外，集成电路850还包括列解码器801与行解码器803。其中，列 解码器801是与多数条字线802耦合，并沿着记忆阵列800中的橫列而设 置。行解码器803是与多数条位线804耦合，并沿着记忆阵列800中的纵 行而设置。列解码器801与行解码器803是用以读取阵列800的多位准记 忆单元的电压。位址讯号则经由汇流排805提供给行解码器803及列解码 器801。另外，在方块806中的感应放大器/输入资料结构则经由汇流排807 耦接至行解码器803。资料是由集成电路850上的输入/输出埠或其他内部/ 外部资料来源，经由资料输入线811，传至方块806中的资料输入结构；而 资料也可由方块806中的感测放大器经由资料输出线815 ，输出至集成电路 上的输出/输入埠或其他内部/外部资料终端。偏压调整状态器809是用以 控制偏压设定量，以提供偏压值808，以抹除与写入验证电压，同时负责写 入、^未除与读取，以增加电荷。而且，偏压调整状态器809可用以操作阵 列800的多位准记忆单元，至多位准记忆单元的临界电压大于预先程序化 临界电压，亦即是进行程序化操作。感测放大器/资料输入结构806用以操 作阵列800的多位准记忆单元，至多位准记忆单元的临界电压大于目标程 序化临界电压、小于预先程序化临界电压.，亦即是进行软抹除操作。其中， 使多位准记忆单元阵列800进行程序化操作可利用CHE注入法、FN电子注 入法或DSB电子注入法来进行；使多位准记忆单元阵列800进行软抹除操 作可利用BTBHH注入法、FN电子排除法或DSB空穴注入法来进行。
由上述可知，本发明的操作方法可使记忆单元可精确地到达目标程序 化临界电压。而且，本发明的方法可使各储存状态的记忆单元临界电压分 布范围变窄，从而降低读取时误判的可能性。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上 的限制，虽然本发明已以较佳实施例揭露如上然而并非用以P艮定本发明，任何 熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭 示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱 离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任 何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1. 一种多位准记忆单元的操作方法，该多位准记忆单元包括一基底、一控制栅极、位于该基底与该控制栅极之间的一电荷储存层，以及位于该基底中的二源极/漏极区，其特征在于该操作方法包括(a)操作该多位准记忆单元，至该多位准记忆单元的一临界电压大于一预先程序化临界电压；以及(b)操作该多位准记忆单元，至该多位准记忆单元的该临界电压大于一目标程序化临界电压、小于该预先程序化临界电压。
2、 根据权利要求1所述的多位准记忆单元的操作方法，其特征在于其 中所述的步骤(a)的操作为 一程序化操作。
3、 根据权利要求2所述的多位准记忆单元的操作方法，其特征在于其 中所述的程序化操作为利用沟道热电子注入法来进行。
4、 根据权利要求2所述的多位准记忆单元的操作方法，其特征在于其 中所述的程序化才喿作为利用FN电子注入法来进行。
5、 根据权利要求2所述的多位准记忆单元的操作方法，其特征在于其 中所述的程序化操作为利用双边偏压电子注入法来进行。
6、 根据权利要求1所述的多位准记忆单元的操作方法，其特征在于其 中所述的步骤(b)的操作为 一软抹除操作。
7、 根据权利要求6所述的多位准记忆单元的操作方法，其特征在于其 中所述的软^沐除搮:作为利用带对带热空穴注入法来进行。
8、 根据权利要求6所述的多位准记忆单元的操作方法.其特征在于其 中所述的软抹除操作为利用FN电子排除法来进行。
9、 根据权利要求6所述的多位准记忆单元的操作方法，其特征在于其 中所述的软抹除操作为利用双边偏压空穴注入法来进行。
10、 根据权利要求1所述的多位准记忆单元的操作方法，其特征在于 其中所述的在步骤(a)之后以及步骤(b)之前，更包括(c)进行一第一验证 步骤，若步骤(a)的该临界电压小于该预先程序化临界电压则重复步骤(a)。
11、 根据权利要求IO所述的多位准记忆单元的操作方法，其特征在于 其中所述的步骤(c)的该第一验证步骤包括进行一读取操作，由该多位准 记忆单元的读取电压，判断步骤(a)的该临界电压是否大于该预先程序化临 界电压。
12、 根据权利要求IO所述的多位准记忆单元的操作方法，其特征在于 其中所述的在步骤(b)之后，更包括(d)进行一第二验证步骤，若步骤(b) 的该临界电压大于该预先程序化临界电压则重复步骤(b)，而若步骤(b)的 该临界电压小于该目标程序化临界电压则重复步骤(a) ~ (d)。
13、 根据权利要求12所述的多位准记忆单元的操作方法，其特征在于 其中所述的步骤(d)的该第二验证步骤包括进行一读取操作，由该多位准 记忆单元的读取电压，判断步骤(b)的该临界电压是否大于该目标程序化临 界电压、小于该预先程序化临界电压。
14、 根据权利要求1所述的多位准记忆单元的操作方法，其特征在于 其中所述的电荷储存层为 一浮置栅极。
15、 根据权利要求1所述的多位准记忆单元的操作方法，其特征在于 其中所述的电荷储存层为一电荷补陷层。
16、 根据权利要求1所述的多位准记忆单元的操作方法，其特征在于 其中所述的电荷储存层为一纳米晶粒层。
17、 —种使用多位准记忆单元作储存资料的集成电路，其特征在于包括一半导体基底；一多位准记忆单元阵列，耦接至该半导体基底； 一偏压调整状态器，可用以操作该阵列的多位准记忆单元，至多位准 记忆单元的一临界电压大于一预先程序化临界电压；以及一电路系统，耦接至该阵列的多位准记忆单元，而该电路系统适用于在多个特定持续时间其中的一对应特定持续时间耦接电压至一个或更多个该 多位准记忆单元，其中在该些特定持续时间其中的每一该些对应特定持续 时间内具有可储存在该多位准记忆单元上的该些资料值其中的一对应资料 值，且该电路系统至少包括与该阵列耦接的一行解码器与一列解码器，以及 与该行解码器耦接的一感测放大器/资料输入结构，其中该感测放大器/资 料输入结构，用以操作该阵列的多位准记忆单元，至多位准记忆单元的该 临界电压大于一目标程序化临界电压、小于该预先程序化临界电压。
18、 根据权利要求17所述的使用多位准记忆单元作储存资^^M^5各，记忆单元的电压。
19、 根据权利要求17所述的使用多位准记忆单元作储存资料的集成电 路，其特征在于其中所述的多位准记忆单元的电荷储存层为 一浮置栅极。
20、 根据权利要求17所述的使用多位准记忆单元作储存资料的集成电 路，其特征在于其中所述的多位准记忆单元的电荷储存层为一电荷补陷层。
21、 根据权禾J^求17所述的使用多位准记忆单元作储存资料的集成电 路，其特征在于其中所述的多位准记忆单元的电荷储存层为一纳米晶粒层。
全文摘要
本发明是有关一种多位准记忆单元的操作方法。该方法包括(a)操作多位准记忆单元，至多位准记忆单元的一临界电压大于预先程序化临界电压；以及(b)操作多位准记忆单元，至多位准记忆单元的临界电压大于目标程序化临界电压、小于预先程序化临界电压。另外，在步骤(a)与步骤(b)之间，可进一步包括，(c)进行第一验证步骤，若临界电压小于预先程序化临界电压则重复步骤(a)。此外，在步骤(b)之后，还可包括(d)进行第二验证步骤，其中若临界电压大于预先程序化临界电压则重复步骤(b)，而若临界电压小于目标程序化临界电压则重复步骤(a)～(d)。本发明可使记忆单元精确地到达目标程序化临界电压，还可降低读取时误判的可能性。
文档编号G11C16/26GK101236782SQ200710002768
公开日2008年8月6日 申请日期2007年1月30日 优先权日2007年1月30日
发明者吴昭谊, 郭明昌 申请人:旺宏电子股份有限公司