专利名称：一种位线分割高性能缓冲器的制作方法
技术领域：
本发明涉及位线分割技术，具体的说，本发明涉及一种位线分割高性能缓冲器。
背景技术：
寄存器文件、用于存储的内核单元的读出部分的晶体管的漏极一般都是连接在位 线上的。随着寄存器文件容量的增加，位线上的负载也越来越大，同时随着CMOS工艺发展， 在90nm特别是90nm以下的CMOS工艺中，由于互连而产生的寄生参数对电路的性能影响更 为严重。由于寄生参数的影响使得位线的预充电和放电的时间将会变的更长。
为了快速的读出位线上的信息，传统的方法通过采用敏感放大或者在存储器容量 较大的时候对存储器进行BANK的划分，由较小容量的存储阵列构成较大容量的存储体。但 此时会相应的增加多路选择和其他逻辑来对时序进行控制。不仅增加了最后芯片的面积同 时也增加了系统的功耗。 在多端口寄存器文件的设计中，普遍使用单端位线的内核结构来实现高密度。而 对于单端的位线的如何采用有效的敏感放大也是一个关键的问题所在。因此在单端位线结 构的寄存器文件中位线数据信息的快速检测变成为关键因素。
发明内容
本发明的目的在于，为了克服采用传统的方法随着存储器容量变大需要增加多路 选择和其他逻辑来对时序进行控制，不仅增加了最后芯片的面积同时也增加了系统的功 耗，从而提出一种位线分割高性能缓冲器。 本发明提出一种位线分割高性能缓冲器，其特征在于，该位线高性能缓冲器，用于 与两个或以上的分段寄存器文件串联将整条位线分割为不同级数的位线，所述的位线分割 高性能缓冲器包含一预充电电路，一快速电压检测电路，一辅助放电电路及一控制电路；
所述的预充电电路，由PMOS管Pl和PMOS管P4组成，其中PMOS管Pl接入上级位 线输出端和电源之间，PMOS管P4接入下级位线的输入端和电源之间；所述的PMOS管Pl与 PMOS管P4的栅极相连接输入预充电信号； 所述的控制电路，由P2和N2组成；P2接入电源和快速电压检测电路之间；N2接入 快速电压检测电路的输出节点和地线之间；所述的P2与N2的栅极相连接受控于预充电信 号的非信号的控制。 所述的快速电压检测电路，由P3和Nl组成，P3接入控制电路和Nl控制端之间； Nl接入输入端和地线之间； 所述的辅助放电电路，由NMOS管N3组成，N3接入输出和地线之间； 预充电开始后，所述的预充电电路根据已分割的寄存器提供的预充电控制信号对
前、后级的位线同时分别进行充电，同时，所述的控制电路关断所述的快速电压检测电路与
所述的辅助放电电路，使得前、后级位线相互隔离；预充电结束后，所述的控制电路接通所
述的快速电压检测电路，所述的快速电压检测电路，在前级位线开始放电时快速检测到前级位线电平的变化信息，然后，所述的控制电路接通所述的辅助放电路，后级位线进行放 电，使得位线整体的充放电速度得到极大提高。 所述的位线分割高性能缓冲器，其特征在于，所述的快速电压检测电路的P3用低 阈值PM0S管，所述的Nl用尺寸稍大的低阈值NMOS管；如果该快速电压检测电路的输入端 电压开始变低至VDD-Vth_low时，由P3的源极与Nl的栅极相连接的节点B开始充电，当B 点电平达到vth_low时，控制低阈值NMOS管N1开启，加速输入端的位线的放电速度，同时 快速的检测前级位线的变化。 所述的位线分割高性能缓冲器，其特征在于，所述的位线分割高性能缓冲器与敏 感放大器配合使用，用于降低整个寄存器文件的访问时间。 本发明面向高速低功耗的寄存器文件的位线分割技术，发明了一种用于寄存器文 件划分的高性能缓冲器。通过对高负载的位线进行分割来达到降低每级位线负载的目的。 该高性能缓冲器可以保证被分段的位线的预充电操作完全同时进行，由此对位线预充电的 时间大大縮减。该缓冲器可以快速的检测前级位线的变化。同时相应增加了辅助放电通路， 使得整体位线的充放电速度得到了极大的提高。再配合敏感放大器的使用，可以使得寄存 器文件的性能得到极大的提升。 本发明提供一种用于寄存器文件中位线分割的高性能缓冲器。该缓冲器提供了被 分级位线同时预充电的可能，使得整体的预充电速度随着级数的增加而减小。该缓冲器可 以快速的检测前级位线电平的变化，同时控制辅助的放电通路对位线进行放电，从而使得 位线上整体的充放电速度縮短，提高了寄存器文件的访问速度。 根据本发明，该高性能缓冲器包括有一预充电电路， 一快速电压检测电路， 一辅助 放电电路，一控制电路。根据寄存器文件中预充电的控制信号通过预充电电路对前后级的 位线进行充电，同时控制电路关断快速电压检测电路，使得前后级位线相互隔离。保证了位 线相互预充电的时候不会造成相互的影响。预充电结束后寄存器文件译码器产生相应的译 码信号使得寄存器内核单元的读出逻辑根据存储的内容判定位线是否放电。此时快速电压 检测电路，在位线开始放电的时候快速得到位线的电平变化信息，之后控制辅助放电路径 对位线进行放电，使得位线整体的充放电速度得到了极大的提高。后端位线的放电速度由 与位线负载电容的减小而变快，再配合敏感放大器的检测技术，可以使得寄存器文件的访 问时间得到明显的提高。 本发明的优点在于，通过提供连接在前、后级位线之间的位线分割高性能缓冲器 达到位线快速进行充放电操作，使得位线上整体的充放电速度縮短，从而显著提高了对寄 存器文件的访问速度。
图1是用于位线分割的高性能缓冲器的电路图；
图2是前级位线放电时的时序图；
图3是后级位线放电时的时序图。
具体实施例方式
下面结合附图和具体实施例对本发明进行详细的说明。
4
图1示出了高性能缓冲器的电路图。该高性能缓冲器包括一预充电电路，一快速 电压检测电路， 一辅助放电电路和一控制电路。 预充电电路由PM0S管Pl和P4组成，在寄存器文件提供的预充电信号的控制下同 时对该缓冲器输入输出连接的位线进行预充电操作。以位线的两级划分为例，即在位线中 插入一级该高性能缓冲器，位线的负载电容被分割为两部分，使得原来的负载电容变为原 来的二分之一。从而将预充电的时间縮短为原来的二分之一。 在预充电电路工作的同时，控制电路在信号预充电非，即预充电信号的非信号的 控制下将前后级隔离，关断了快速电压检测电路和辅助放电电路。保证了前后级充电的同 步进行。控制电路由图1中P2和N2组成。 快速电压检测电路由P3和N1组成，其中P3选择低阈值PM0S，N1选择尺寸稍大的 低阈值NM0S。此时如果控制电路关断，则快速电压检测电路不会工作。当控制电路开启后， 假设缓冲器输入开始变低。当输入电平大约放电至(VDD-Vth_low)时，P3由于采用较低的 阈值，使得节点B开始充电，节点B的充电速度很快当B点电平达到vth_low时，控制低阈 值NM0S打开，加速了输入端的位线的放电速度，同时快速的反应了前级位线的变化。
辅助放电电路由NMOS N3组成。由于N3选择了较大的尺寸，所以当B点的电平高 过NM0S的阈值，N3便开始打开最后级的电路进行放电。由于该NMOS管尺寸相对较大，从 而使得后级放电的速度得到加快。 图2示出了输入端的前级位线放电的时序图。当预充电信号变低时预充电电路开 始对缓冲器两端的位线进行充电。此时预充电非为高，控制电路P2关断，使得快速电压检 测电路关断。B点电压被NMOS N2拉低至地线。辅助放电电路N3关断。预充电信号变高 时，整个预充电过程结束。预充电非变低，P2打开，N2关断。此时快速电压检测电路开始检 测输入端位线的电平变化。如图2所示，若前级存储单元的某字线有效后，导致位线开始放 电。 一旦输入端的电压低于P3的阈值，P3将会导通从而将节点B充电为高，而在B点电压 变高期间N1打开，加速前级放电形成正反馈的过程。从而实现了快速检测。同时N3也会 被打开，进行后段位线的辅助放电。 图3示出了输出端的后端位线放电的时序图。基本同图2，只是此时后端位线的放
电仅仅由后级存储单元的放电路径来控制，但由于负载电容的减小，其放电速度也得到了
很大的提高，再配合使用敏感放大器，可以大大降低了整个寄存器文件的访问时间。 最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参
照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方
案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明
的权利要求范围当中。
权利要求
一种位线分割高性能缓冲器，其特征在于，该位线高性能缓冲器，用于与两个或以上的分段寄存器文件串联将整条位线分割为不同级数的位线，所述的位线分割高性能缓冲器包含一预充电电路，一快速电压检测电路，一辅助放电电路及一控制电路；所述的预充电电路，由PMOS管P1和PMOS管P4组成，其中PMOS管P1接入上级位线输出端和电源之间，PMOS管P4接入下级位线的输入端和电源之间；所述的PMOS管P1与PMOS管P4的栅极相连接输入预充电信号；所述的控制电路，由P2和N2组成；P2接入电源和快速电压检测电路之间；N2接入快速电压检测电路的输出节点和地线之间；所述的P2与N2的栅极相连接受控于预充电信号的非信号的控制；所述的快速电压检测电路，由P3和N1组成，P3接入控制电路和N1控制端之间；N1接入输入端和地线之间；所述的辅助放电电路，由NMOS管N3组成，N3接入输出和地线之间；预充电开始后，所述的预充电电路根据已分割的寄存器提供的预充电控制信号对前、后级的位线同时分别进行充电，同时，所述的控制电路关断所述的快速电压检测电路与所述的辅助放电电路，使得前、后级位线相互隔离；预充电结束后，所述的控制电路接通所述的快速电压检测电路，所述的快速电压检测电路，在前级位线开始放电时快速检测到前级位线电平的变化信息，然后，所述的控制电路接通所述的辅助放电路，后级位线进行放电，使得位线整体的充放电速度得到极大提高。
2. 根据权利要求1所述的位线分割高性能缓冲器，其特征在于，所述的快速电压检测 电路的P3用低阈值PM0S管，所述的Nl用尺寸稍大的低阈值NM0S管；如果该快速电压检测 电路的输入端电压开始变低至VDD-Vth_low时，由P3的源极与Nl的栅极相连接的节点B 开始充电，当B点电平达到vth_low时，控制低阈值NMOS管Nl开启，加速输入端的位线的 放电速度，同时快速的检测前级位线的变化。
3. 根据权利要求1所述的位线分割高性能缓冲器，其特征在于，所述的控制电路的P2 用PM0S管。
4. 根据权利要求1所述的位线分割高性能缓冲器，其特征在于，所述的控制电路的N2 用NM0S管。
5. 根据权利要求1所述的位线分割高性能缓冲器，其特征在于，所述的位线分割高性 能缓冲器与敏感放大器配合使用，用于降低整个寄存器文件的访问时间。
全文摘要
本发明提出一种位线分割的高性能缓冲器，其特征在于，所述的位线分割的高性能缓冲器包含一预充电电路，一快速电压检测电路，一辅助放电电路及一控制电路；预充电开始，所述的预充电电路根据已分割的寄存器提供的预充电控制信号对前、后级的位线同时分别进行充电，同时所述的控制电路关断所述的快速电压检测电路与所述的辅助放电电路，使得前、后级位线相互隔离，使前、后级位线预充电时不造成相互影响；预充电结束后，所述的控制电路接通所述的快速电压检测电路，在前级位线开始放电时快速检测到前级位线电平的变化信息，之后控制电路打开所述的辅助放电路后级位线进行放电，使得位线整体的充放电速度得到极大提高。
文档编号G11C7/18GK101740109SQ200910238460
公开日2010年6月16日 申请日期2009年11月20日 优先权日2009年11月20日
发明者侯朝焕, 张铁军, 王东辉, 闫浩 申请人:中国科学院声学研究所