非易失性数据存储设备及其编程方法和存储系统的制作方法

专利名称：：非易失性数据存储设备及其编程方法和存储系统的制作方法
技术领域：
：本公开在这里涉及半导体存储设备，更具体地，涉及对非易失性数据存储设备进行编程的方法。
背景技术：
：可以使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)以及磷化铟(InP)来实现半导体存储器设备。半导体存储器设备可以分为易失性数据存储设备和非易失性数据存储设备。易失性数据存储设备在断电时会丢失其中存储的数据。易失性数据存储设备的示例包括静态随机存取存储器(SRAM)设备、动态随机存取存储器(DRAM)设备、以及同步动态随机存取存储器(SDRAM)设备。非易失性数据存储设备即使在断电时也会保持其中存储的数据。非易失性数据存储设备的示例包括只读存储器(ROM)设备、可编程只读存储器(PROM)设备、可擦除可编程只读存储器(EPROM)设备、电可擦除可编程只读存储器(EPPROM)设备、闪速存储器设备、相变随机存取存储器(PRAM)设备、磁随机存取存储器(MRAM)设备、电阻随机存取存储器(RRAM，rsistiverandomaccessmemory)设备以及铁电随机存取存储器(FRAM，ferroelectricrandomaccessmemory)设备。闪速存储器设备可以分为NOR闪速存储器设备和NAND闪速存储器设备。
发明内容本公开提供了非易失性数据存储设备，这种非易失性数据存储设备可以减小/防止与存储器单元阵列的存储块相连的通道晶体管(passtransistors)之间的双极现象。在一些实施例中，提供了一种对非易失性数据存储设备进行编程的方法，所述非易失性数据存储设备包括共享块字线的存储块，所述方法包括选择存储块，选定的存储块包括要被编程的第一存储块以及禁止被编程的第二存储块。在一些实施例中，该方法还包括将编程电压(programvoltage)施加于第一存储块的选定字线。在一些实施例中，该方法还包括将双极禁止电压施加于第二存储块的字线。在一些实施例中，选择存储块包括启用连接至选定存储块的通道晶体管。在其他实施例中，将编程电压施加于选定字线包括通过启用的通道晶体管之一将编程电压施加于选定字线。在其他实施例中，将双极禁止电压施加于第二存储块的字线包括通过启用的通道晶体管将双极禁止电压施加于第二存储块的字线。在又一实施例中，将双极禁止电压施加于第二存储块的字线包括将相同的双极禁止电压施加于第二存储块的每个字线。在又一实施例中，将双极禁止电压施加于第二存储块的字线包括将不同的双极禁止电压施加于第二存储块的不同字线。在又一实施例中，将双极禁止电压施加于第二存储块的字线包括将不同的双极禁止电压施加于第二存储块的不同字线组。在又一实施例中，双极禁止电压是正电压。在又一实施例中，双极禁止电压高于非易失性数据存储设备的衬底的电压。在又一实施例中，双极禁止电压高于非易失性数据存储设备的衬底的在编程操作期间变化的电压。在又一实施例中，该方法包括将双极禁止电压施加于第二存储块的地选择线和串选择线。在又一实施例中，块解码器响应于已解码块地址，选择第一和第二存储块。在一些实施例中，非易失性数据存储设备包括共享块字线的第一和第二存储块，第一存储块被配置为要被编程，第二存储块被配置为禁止被编程。在一些实施例中，该设备还包括块解码器，连接至块字线，并被配置为选择第一和第二存储块。在一些实施例中，该设备还包括第一驱动器，被配置为将编程电压施加于第一存储块的多个字线之中的选定字线。在一些实施例中，该设备还包括第二驱动器，被配置为将双极禁止电压施加于第二存储块的字线。在一些实施例中，非易失性数据存储设备还包括第一通道晶体管，其中每个第一通道晶体管连接至第一存储块的多个字线中相应的一个字线；第二通道晶体管，其中每个第二通道晶体管连接至第二存储块的字线中相应的一个字线。在一些实施例中，块解码器被配置为启用第一和第二通道晶体管，以选择第一和第二通道晶体管。在一些实施例中，第一驱动器配置为通过启用的第一通道晶体管之中的通道晶体管，将编程电压施加于选定字线。在其他实施例中，第二驱动器被配置为通过启用的第二通道晶体管将双极禁止电压施加于第二存储块的字线。在又一实施例中，第二驱动器被配置为将双极禁止电压施加于第二存储块的地选择线和串选择线。在一些实施例中，包括非易失性数据存储设备的存储器系统还包括控制器，被配置为控制非易失性数据存储设备。在一些实施例中，提供了一种对非易失性数据存储设备进行操作的方法，所述非易失性数据存储设备包括共享块字线的存储块，所述方法包括选择存储块，以提供要被编程的第一存储块以及禁止被编程的第二存储块。在一些实施例中，该方法还包括启用连接至第一和第二存储块的通道晶体管，以提供启用的通道晶体管。在一些实施例中，该方法还包括将编程电压施加于耦接至第一存储块的选定字线。在一些实施例中，该方法还包括通过所启用的通道晶体管将双极禁止电压施加于耦接至第二存储块的字线。在其他实施例中，将编程电压施加于选定字线包括通过至少一个启用的通道晶体管将编程电压施加于选定字线，以在用于施加编程电压的所述至少一个所启用的通道晶体管与第二存储块的跟所启用的通道晶体管紧邻的通道晶体管之间形成双极结。根据一些实施例的对非易失性数据存储设备进行编程的方法可以减小/防止晶体管电路的通道晶体管之间的双极现象，因此使得能够提高非易失性数据存储设备的数据可靠性。参照以下附图，通过描述本公开的详细示例实施例，本公开的上述和其他特征和优点将变得显而易见，在附图中图1是根据一些实施例的非易失性数据存储设备的框图；图2是示意了根据一些实施例的图1的地址解码器和存储器单元阵列的一部分的框图；图3是示意了根据一些实施例的图2的存储块和地址解码器的一部分的框图；图4是示意了根据一些实施例的图3的第一和第二通道晶体管电路的通道晶体管的布置的框图；图5是根据一些实施例的图3和4的第一通道晶体管和第二通道晶体管的截面图；图6是示意了根据一些实施例在编程操作中向图3的第一和第二通道晶体管电路的通道晶体管施加的电压条件的表；图7是示意了编程操作中对共享块字线信号的存储块的字线施加电压的方法的流程图；图8是根据一些实施例的图1的包括非易失性数据存储设备的存储器系统的框图；图9是示意了根据一些实施例的图8的存储器系统的应用的框图；以及图10是根据一些实施例的包括参照图9描述的存储器系统的计算系统的框图。具体实施例方式以下参照附图更详细描述示例实施例。在不背离本公开的精神和教导的前提下，许多不同的形式和实施例是可能的，并且本公开不应视为受限于这里阐述的实施例。而是，提供这些实施例，使得本公开完尽和完整，并且向本领域技术人员完全传达本公开的范围。在附图中，为了清楚起见，可以扩大层和区域的尺寸和相对尺寸。贯穿附图类似的附图标记指代类似的元件。这里所使用的术语仅出于描述特定实施例的目的，并不意在限制实施例。如这里所使用的，单数形式“一”和“该”意在还包括复数形式，除非上下文中另外清楚指出。还将理解的是，术语“包括”和“包含”当在这里使用时，指定所述特征、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、步骤、操作、元件、组件和/或上述组的存在或添加。将理解的是，当元件被称作“耦接”至、“连接”至或“响应于”另一元件或者在另一元件“上”时，该元件可以直接耦接至、连接至或响应于另一元件或者直接在另一元件上，或者也可以存在中间元件。相反，当元件被称作“直接耦接”至、“直接连接”至或“直接响应于”另一元件或者“直接在”另一元件“上”时，不存在中间元件。如这里所使用的，术语“和/或”包括一个或多个关联的列出项的任何和全部组合。将理解的是，尽管术语第一、第二等等在这里可以用于描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用来区分一个元件与另一元件。因此，在不背离本实施例教导的前提下，第一元件可以被称作第二元件。除非另外定义，否则这里所使用的所有术语(包括技术和科学术语)具有与这些实施例所属
技术领域：
的技术人员一般理解的意义相同的意义。还将理解的是，术语(例如，字典中一般使用的那些定义术语)应被解释为具有与其在相关领域的上下文中的意义一致的意义，并且不应以理想化或过于形式的意义来解释，除非这里明确定义。图1是根据一些实施例的非易失性数据存储设备100的框图。参照图1，根据一些实施例的非易失性数据存储设备100可以包括存储器单元阵列110、地址解码器120、读/写电路130、数据输入/输出(I/O)电路140、控制逻辑电路150、以及高电压发生器160。存储器单元阵列110通过字线WL连接至地址解码器120，并且通过位线BL连接至读/写电路130。存储器单元阵列110包括多个存储器单元。存储器单元连接至字线WL和位线BL。例如，存储器单元的行可以连接至字线WL，存储器单元的列可以连接至位线BL。存储器单元阵列110包括多个存储块。每个存储块包括多个存储器单元。例如，存储器单元阵列110可以被配置为每单元存储一个或多个比特。地址解码器120通过字线WL连接至存储器单元阵列110。地址解码器120响应于控制逻辑电路150的控制进行操作。地址解码器120接收来自外部设备的地址ADDR。地址解码器120被配置为对接收到的地址ADDR之中的块地址进行解码。地址解码器120可以使用已解码块地址来选择一个或多个存储块。例如，地址解码器120可以基于已解码块地址来选择两个存储块。地址解码器120被配置为对接收到的地址ADDR之中的行地址进行解码。地址解码器120使用已解码行地址来选择字线WL。地址解码器120向选定字线WL提供从高电压发生器160接收到的电压。例如，在编程操作中，将编程电压Vpgm施加于选定字线。地址解码器120被配置为对接收到的地址ADDR之中的列地址进行解码。将已解码列地址传送至读/写电路130。例如，地址解码器120可以包括块解码器、行解码器、列解码器以及地址缓冲器。读/写电路130通过位线BL连接至存储器单元阵列110，并且通过数据线DL连接至数据I/O电路140。读/写电路130响应于控制逻辑电路150的控制进行操作。读/写电路130被配置为接收来自地址解码器120的已解码列地址。读/写电路130使用已解码列地址来选择位线BL。例如，读/写电路130接收来自数据I/O电路140的数据，并且将接收到数据写入存储器单元阵列110中。读/写电路130从存储器单元阵列110中读取数据，并且将读取到数据传送至数据I/O电路140。此外，读/写电路130从存储器单元阵列110的第一存储区读取数据，并且将读取到的数据复录编程(copyback-programs)在存储器单元阵列110的第二存储区中。例如，读/写电路130可以包括页缓冲器(或者页寄存器)和列选择电路。作为另一示例，读/写电路130可以包括感测放大器、写驱动器、以及列选择电路。数据I/O电路140通过数据线DL连接至读/写电路130。数据I/O电路140响应于控制逻辑电路150的控制进行操作。数据I/O电路140被配置为与外部设备交换数据(DATA)。数据I/O电路140被配置为通过数据线DL将从外部设备接收到的数据(DATA)传送至读/写电路130。数据I/O电路140还被配置为将通过数据线DL从读/写电路130接收到的数据(DATA)输出至外部设备。例如，数据I/O电路140可以包括数据缓冲器。控制逻辑电路150连接至地址解码器120、读/写电路130、数据I/O电路140以及高电压发生器160。例如，控制逻辑电路150可以直接连接至读/写电路130和数据I/0电路140，并且可以通过高电压发生器160连接至地址解码器120。控制逻辑电路150被配置为对非易失性数据存储设备100的总体操作进行控制。控制逻辑电路150响应于从外部设备接收到的控制信号CTRL进行操作。高电压发生器160连接至地址解码器120。高电压发生器160响应于控制逻辑电路150的控制进行操作。高电压发生器160向地址解码器120提供高电压。例如，高电压发生器160接收电源电压、对接收到的电源电压进行放大、以及对放大后的电压进行分压以产生不同的高电压。高电压发生器160例如可以向地址解码器120提供编程电压Vpgm、通道电压Vpass、读电压Vread0非易失性数据存储设备100可以包括闪速存储器、EEPROM、PRAM、MRAM、FRAM以及RRAM中的至少一个。图2是示意了根据一些实施例的图1的地址解码器120和存储器单元阵列110的一部分的框图。参照图2，地址解码器120包括多个通道晶体管电路24124m、块解码器250以及多个驱动器26126m。通道晶体管电路24124m通过块字线BLKWLlBLKWLk连接至块解码器250。通道晶体管电路24124m被配置为共享块字线。例如，两个通道晶体管电路可以共享块字线。作为示例，第一通道晶体管电路241和第二通道晶体管电路242被配置为共享第一块字线BLKWLl，并且通过第一块字线BLKWLl连接至块解码器250。响应于块地址，可以通过块字线BLKWLlBLKWLk将块选择信号从块解码器250提供给通道晶体管电路24124m。通道晶体管电路24124m连接至驱动器26126m。通道晶体管电路24124m还连接至存储块21121m。作为示例，第一通道晶体管电路241连接至第一存储块BLKl211和第一驱动器261。块解码器250连接至通道晶体管电路24124m。块解码器250被配置为对接收到的地址ADDR之中的块地址进行解码。块解码器250使用已解码块地址来选择通道晶体管电路24124m。选定的通道晶体管电路接通，以将存储块21121m与驱动器26126m电连接。例如，当对第一存储块211执行编程操作时，块解码器250使用已解码块地址来选择第一和第二通道晶体管电路241和242。选定的第一和第二通道晶体管电路241和242接通，以将第一和第二驱动器261和262与第一和第二存储块211和212电连接。图3是示出了根据一些实施例的图2的存储块21121m和地址解码器120的一些的框图。作为示例，图3示出了第一和第二存储块211和212、第一和第二通道晶体管电路241和242、块解码器250以及第一和第二驱动器261和262。第一存储块211包括单元串CS1。单元串CSl包括串选择晶体管SST1、地选择晶体管GSTl以及存储器单元Ml_lMl_n。串选择晶体管SSTl连接至位线BL。第选择晶体管GSTl连接至公共源极线CSL。存储器单元Ml_lMl_n连接在串选择晶体管SSTl和地选择晶体管GSTl之间。第二存储块212包括单元串CS2。单元串CS2包括串选择晶体管SST2、地选择晶体管GST2以及存储器单元M2_lM2_n。第二存储块212可以与第一存储块211以相同的方式来配置。第一存储块211和第二存储块212可以被配置为共享位线BL。例如，图3示出了，第一/第二存储块211/212包括连接至一个位线BL的一个单元串CS1/CS2。然而，第一/第二存储块211/212分别都可以包括分别连接至多个位线的多个单元串。图3示出了一个位线由两个存储块共享。然而，一个位线可以由至少三个存储块第一和第二通道晶体管电路241和242包括多个通道晶体管S1G、SIS、SlfflSlffn,S2G、S2S以及S2W1S2Wn。例如，第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S以及S2W1S2Wn可以被配置为使用NMOS晶体管。NMOS晶体管的栅极可以通过第一块字线BLKWLl连接至块解码器250。连接至第一存储块211的第一通道晶体管电路241和连接至第二存储块212的第二通道晶体管电路242被配置为共享第一块字线BLKWL1。因此，当对第一存储块211执行程序操作时，或者当对第二存储块212执行程序操作时，第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S以及S2W1S2Wn导通。图3示出了两个存储块211和212共享第一块字线BLKWLl。然而，附加/备选地，其他存储块可以共享第一块字线BLKWLl。当根据已解码块地址来选择第一块字线BLKWLl时，第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S以及S2W1S2Wn导通。接通的第一通道晶体管电路241将第一串选择信号线SS1、第一地选择信号线GS1、以及第一字线驱动信号线Sl_lSl_n连接至第一存储块211的第一串选择线SSL1、第一地选择线GSLl、以及第一字线WL1_1WLl_n。接通的第二通道晶体管电路242将第二串选择信号线SS2、第二地选择信号线GS2、以及第二字线驱动信号线S2_lS2_n连接至第二存储块212的第二串选择线SSL2、第二地选择线GSL2、以及第二字线WL2_1WL2_n。图3的块解码器250可以以与图2的块解码器250相同的方式进行操作。在第一存储块211或第二存储块212的编程操作中，第一和第二驱动器261和262对第一存储块211的第一串选择信号线SSl和第二存储块212的第二串选择信号线SS2施加电源电压VDD或双极禁止电压Va。在第一存储块211或第二存储块212的编程操作中，第一和第二驱动器261和262对第一存储块211的第一地选择信号线GSl和第二存储块212的第二地选择信号线GS2施加地电压VSS或双极禁止电压Va。在第一存储块211或第二存储块212的编程操作中，第一和第二驱动器261和262响应于已解码行地址信号(未示出)和控制信号(未示出)，分别对第一存储块211或第二存储块212的第一和第二字线驱动信号线Sl_lSl_n和S2_lS2_n施加编程电压Vpgm、通道电压Vpass、或双极禁止电压Va。具体地，将编程电压Vpgm施加于要被编程的存储块的选定字线。将通道电压Vpss施加于要被编程的存储块的未选定字线。将双极禁止电压Va施加于禁止被编程的存储块。图4是示出了根据一些实施例的图3的第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S以及S2W1S2Wn的布置的框图。尽管在图3中未示出，但是第一通道晶体管SlWi可以与第一通道晶体管S1G、S1S和SlWlSlWn包括在一起。尽管图3中未示出，但是第二通道晶体管S2Wj和第二通道晶体管S2Wj-l可以与第二通道晶体管S2G、S2S和S2W1S2Wn包括在一起。为了提高集成密度，可以与第一存储块211和第二存储块212的位线的方向无关地布置第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S和S2W1S2Wn。例如，如图4所示，可以以矩阵配置来布置第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S和S2W1S2Wn。作为示例，图4示出了第一通道晶体管S1W2将第一字线驱动信号线Sl_2与第一字线WL1_2连接。此外，第二通道晶体管S2G将第二地选择信号线GS2与第二地选择线GSL2连接。图4示出了第一通道晶体管S1W2和第二通道晶体管S2G的结构。然而，第一和第二通道晶体管电路241和242中的每个其他通道晶体管中均可以参照图3所描述的来配置。即，第一和第二通道晶体管S1G、S1S、S1W1SlWn、S2G、S2S和S2W1S2Wn的栅极连接至第一块字线BLKWLl。第一通道晶体管S1G、SlS和SlWlSlWn将第一串选择信号线SSl、第一地选择信号线GS1、以及第一字线驱动信号线Sl_lSl_n分别连接至第一串选择线SSL1、第一地选择线GSLl以及第一字线WL1_1WLl_n。第二通道晶体管S2G、S2S和S2W1S2Wn将第二串选择信号线SS2、第二地选择信号线GS2、以及第二字线驱动信号线S2_lS2_n分别连接至第二串选择线SSL2、第二地选择线GSL2以及第二字线WL2_1WL2_n。参照图4，第一通道晶体管电路241的通道晶体管SIS、SlG和SlWlSlWn可以与第二通道晶体管电路242的通道晶体管S2S、S2G和S2W1S2Wn相邻。例如，第一通道晶体管电路241的第一通道晶体管SlWn与第二通道晶体管电路242的第二通道晶体管S2S相邻。此外，第一通道晶体管电路241的第一通道晶体管SlWi与第二通道晶体管电路242的第二通道晶体管S2ffj-1相邻。图4示出了通道晶体管SlG,SIS,SlfflSlWn、S2G、S2S和S2W1S2Wn的布置的示例。因此相邻的第一/第二通道晶体管S1S、S1G和SlWlSlWn/S2S、S2G和S2W1S2Wn可以包括多于图4所示的那些通道晶体管。同时，如果第一通道晶体管电路241的通道晶体管SIS、SlG和SlWlSlWn之一与第二通道晶体管电路242的通道晶体管S2S、S2G和S2W1S2Wn之一相邻，则可以形成NPN结。具体地，当对第一存储块211执行编程操作时，将编程电压Vpgm施加到与选定字线相连的通道晶体管。如果连接至选定字线的通道晶体管S1S、S1G和SlWlSlWn之一与第二通道晶体管电路242的第二通道晶体管S2S、S2G和S2W1S2Wn相邻，则产生由于NPN结而引起的双极现象。图5是根据一些实施例的图3和4的第一通道晶体管S1W2和第二通道晶体管S2G的截面图。作为示例，假定第一通道晶体管S1W2320连接至要被编程的第一存储块211的第一字线WL1_2，并且第二通道晶体管S2G330连接至禁止被编程的第二存储块212的第二地选择线GSL2。如参照图3所描述的，连接至第一存储块211的第一通道晶体管电路241与连接至第二存储块212的第二通道晶体管电路242共享块字线BLKWL1。S卩，第一通道晶体管S1W2的栅极321和第二通道晶体管S2G的栅极331连接至块字线BLKWLl。因此，当对第一存储块211执行编程操作时，第一通道晶体管S1W2和第二通道晶体管S2G导通。在第一字线WL1_2的编程操作中，将编程电压Vpgm施加于第一字线驱动信号线S1_2。此外，将地电压VSS施加于衬底340。连接至第一字线WL1_2的η阱325、衬底340、以及连接至第二地选择信号线GS2的η阱335可以形成NPN结310。例如，连接中第一字线WL1_2的η阱325作为集电极区进行操作，衬底340可以作为基极区进行操作，连接至第二地选择信号线GS2的η阱335可以作为发射极区进行操作。NPN结310可以作为双极结晶体管(BJT)进行操作。当将地电压VSS施加于第二地选择信号线GS2时，第二地选择线GSL2的电压是地电压VSS。连接至第一字线驱动信号线Sl_2的η阱326的电压是编程电压Vpgm。因此，将高电压编程电压V_pgm(下文中被称作集电极电压Vcl)施加于连接至第一字线WL1_2的η阱325。衬底340的电压(下文中被称作基极电压Vbl)是地电压VSS，并且连接至第二地选择信号线GS2的η阱335的电压(下文中也被称作发射极电压Vel)是地电压VSS。因此，η阱335的发射极电压Vel不低于衬底340的基极电压Vbl，并且不满足前向偏置条件。然而，当η阱325的集电极电压Vcl与η阱335的发射极电压Vel之间的差较大时，η阱325的电子泄漏到衬底340。在这种情况下，衬底340的基极电压Vbl在NPN结区310中增大，可以满足前向偏压条件。S卩，集电极电压Vcl高于衬底340的增大的基极电压Vbl，并且衬底340的增大的基极电压Vbl高于发射极电压Vel。因此，在η阱325与η阱335之间可以出现电流。在下文中，这被称作双极现象。为了降低/防止双极现象，根据一些实施例的非易失性数据存储设备100将双极禁止电压施加于与导通状态的通道晶体管相连的禁止被编程的存储块。作为示例，当将双极禁止电压Va施加于第二地选择信号线GS2时，η阱335的电压是双极禁止电压Va。双极禁止电压Va可以是正电压。双极禁止电压Va可以被设置为高于衬底340的增大的电压Vb2。此外，参照图4，可以将相同的双极禁止电压Va施加于第二通道晶体管电路242的通道晶体管S2G、S2S和S2W1S2Wn。可以将不同的双极禁止电压施加于第二通道晶体管电路242的相应通道晶体管S2G、S2S和S2W1S2Wn。此外，可以将第二通道晶体管电路242的通道晶体管S2G、S2S和S2W1S2Wn划分成多个组，并且可以按组施加不同的双极禁止电压。当对第一存储块211执行编程操作时，接收第一字线驱动信号线Sl_2的η阱326的电压(下文中被称作集电极电压Vc2)是高电压编程电压Vpgm。因此，η阱325的电压可以是高电压编程电压V_pgm。衬底340的电压(下文中被称作基极电压Vb2)低于双极禁止电压Va。η阱335的电压(下文中被称作发射极电压Ve2)是双极禁止电压Va。因此，集电极电压Vc2高于衬底340的基极电压Vb2，并且衬底340的基极电压Vb2低于发射极电压Ve2。因此，当在NPN结区310中使用双极禁止电压Va时，可以不满足前向偏置条件。图5示出了第一通道晶体管S1W2和第二通道晶体管S2G。然而，当第一通道晶体管S1G、S1S和SlWlSlWn与第二通道晶体管S2G、S2S和S2W1S2Wn相邻时，可以如参照图3所描述的施加双极禁止电压。再次参照图3，当对第一存储块211执行编程操作时，第一驱动器261使串选择晶体管SSTl导通，以选择第一存储块211。作为示例，在第一存储块211的编程操作中，第一驱动器261将电源电压VDD施加于串选择信号线SS1，以选择第一存储块211。当对第二存储块212执行编程操作时，第一驱动器261将双极禁止电压Va施加于第一通道晶体管电路241的串选择信号线SSl。当对第一存储块211执行编程操作时，第一驱动器261使地选择晶体管GSTl截止。作为示例，当对第一存储块211执行编程操作时，第一驱动器261将地电压VSS施加于第一通道晶体管电路241的地选择信号线GS1。当对第二存储块212执行编程操作时，第一驱动器261将双极禁止电压Va施加于第一通道晶体管电路241的地选择信号线GS1。当对第一存储块211执行编程操作时，第一驱动器261响应于已解码行地址信号(未示出)和控制信号(未示出)，将编程电压Vpgm或通道电压Vpass施加于字线驱动信号线Sl_lSl_n。当对第二存储块212执行编程操作时，第一驱动器261将双极禁止电压Va施加于字线驱动信号线Sl_lSl_n。当对第一存储块211或第二存储块212执行编程操作时，第二驱动器262可以以与第一驱动器261相同的方式进行操作。图6是示出了根据一些实施例的在编程操作中向图3的第一和第二通道晶体管电路241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S和S2W1S2Wn施加的电压条件。图6以示例方式示出了对第一存储块211的字线WL1_2进行编程的电压。参照图3和6，在第一存储块211中，将地电压VSS施加于第一地选择信号线GSl。将电源电压VDD施加于第一串选择信号线SS1。将编程电压Vpgm(例如，大约20V)施加于与选定的字线WL1_2相连的字线驱动信号线Sl_2。将通道电压Vpass施加于分别与未选定的字线WL1_1和WL1_3WL_n相连的字线驱动信号线Sl_l和Sl_3Sl_n。如参照图4所描述的，第二通道晶体管电路242的通道晶体管S2S、S2G和S2W1S2Wn可以被布置为与跟施加了编程电压Vpmg的字线驱动信号线S12相连的第一通道晶体管S1W2相邻。因此，可以发生双极现象。因此，在禁止被编程的第二存储块212中，将双极禁止电压Va施加于地选择信号线GS2、串选择信号线SS2、以及字线驱动信号线S2_lS2_n。相应通道晶体管之间的距离可以根据第一和第二通道晶体管241和242的通道晶体管S1G、SIS、SlfflSlWn、S2G、S2S和S2W1S2Wn的布置而变化。同样,在第一和第二通道晶体管电路241和242的通道晶体管S1G、S1S、S1W1SlWn、S2G、S2S和S2W1S2Wn中会存在过程误差(processerror)。因此，在一些实施例中，可以不将相同的双极禁止电压Va施加于地选择信号线GS2、串选择信号线SS2、以及字线驱动信号线S2_lS2_n中的每一个。例如，可以将不同的双极禁止电压分别施加于地选择信号线GS2、串选择信号线SS2以及字线驱动信号线S2_lS2_n。备选地可以将地选择信号线GS2、串选择信号线SS2、以及字线驱动信号线S2_l32_11划分成多个组，并且可以按组施加不同的双极禁止电压。例如，串选择信号线SS2可以由双极禁止电压Va来驱动，字线驱动信号线S2_5S2_n可以由双极禁止电压Vb来驱动，字线驱动信号线S2_lS2_4可以由双极禁止电压Vc来驱动，地选择信号线GS2可以由双极禁止电压Vd来驱动。图6示出了选择第一存储块211的字线WL1_2的示例。然而，在选择第一存储块211的其他字线WL1_1和WL1_3WLl_n的情况下，或者在对第二存储块212执行编程操作的情况下，也可以执行同样的操作。图6示出了两个存储块211和212共享连接至块解码器250的第一块字线BLKWLl的实施例。然而，也可以在三个或多个存储块共享第一块字线的实施例中执行相同的编程操作。作为示例，当对共享块字线的存储块之中要被编程的存储块执行编程操作时，将双极禁止电压施加于共享块字线的存储块之中禁止被编程的存储块。图7是示出了在编程操作中向共享块字线信号的存储块的字线施加电压的方法的流程图。参照图3、6和7，在图7的块SlOO中，块解码器250启用通道晶体管电路241和242。作为示例，块解码器250产生块选择信号BLKWL1，以启用通道晶体管241和242。相应地，通道晶体管241和242导通。在图7的块S120中，第一驱动器261将编程电压Vpgm施加于要被编程的存储块的选定字线。第一驱动器261将通道电压Vpass施加于要被编程的存储块的未选定的字线。第一驱动器261将地电压VSS施加于要被编程的存储块的地选择线。第一驱动器261将电源电压VDD施加于要被编程的存储块的串选择线。在图7的块S130中，第二驱动器262将双极禁止电压施加于禁止被编程的存储块。例如，可以将相同的双极禁止电压施加于禁止被编程的存储块的地选择信号线、串选择信号线以及字线驱动信号线。备选地，可以将不同的双极禁止电压分别施加于地选择信号线、串选择信号线、以及字线驱动信号线。此外，可以将地选择信号线、串选择信号线以及字线驱动信号线划分成多个组，可以按组施加不同的双极禁止电压。图8是根据一些实施例的包括非易失性数据存储设备1100的存储器系统1000的框图。参照图8，存储器系统1000包括非易失性数据存储设备1100和控制器1200。非易失性数据存储设备1100可以与参照图1描述的非易失性数据存储设备100相同/类似。控制器1200连接至主机和非易失性数据存储设备1100。控制器1200被配置为响应于来自主机的请求来访问非易失性数据存储设备1100。例如，控制器1200被配置为控制非易失性数据存储设备1100的读/写/擦除/后台操作。控制器1200被配置为提供非易失性数据存储设备1100和主机之间的接口。控制器1200还被配置为驱动用于控制非易失性数据存储设备1100的固件。作为示例，参照图1和8，控制器1200被配置为将控制信号CTRL和地址ADDR提供给非易失性数据存储设备1100。此外，控制器1200被配置为与非易失性数据存储设备1100交换数据。作为示例，控制器1200可以包括随机存取存储器(RAM)、处理单元、主机接口、以及存储器接口。RAM用作处理器单元的工作存储器、非易失性数据存储设备1100与主机之间的高速缓存存储器、以及非易失性数据存储设备1100与主机之间的缓冲存储器中的至少一个。处理单元控制控制器1200的总体操作。主机接口包括用于主机与控制器1200之间数据交换的协议。例如，控制器1200被配置为通过以下各种接口协议之一与外部设备(例如，主机)进行通信例如，USB(通用串行总线)协议、MMC(多媒体卡(MultimediaCard))协议、PCI(外围组件互连(PeripheralComponentInterconnection))协议、PCI-E(PCI-Express)协议、ATA(高级技术配件(AdvancedTechnologyAttachment))协议、串行ATA协议、并行ATA协议、SCSI(小型计算机小型接口(SmallComputerSmallInterface))协议、ESDI(增强小型磁盘接口(EnhancedSmallDiskInterface))协议、以及IDE(集成驱动电子电路(IntegratedDriveElectronic))协议。存储器接口与非易失性数据存储设备1100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。存储器系统1000还可以包括纠错模块。纠错模块使用纠错码(ECC)来检测和校正从非易失性数据存储设备1100中读取的数据的误差。例如，纠错模块可以作为控制器1200的组件来提供。备选地，纠错模块可以作为非易失性数据存储设备1100的组件来提供。可以将控制器1200和非易失性数据存储设备1100集成到一个半导体设备中。例如，可以将控制器1200和非易失性数据存储设备1100集成到一个半导体设备中，以构成存储器卡。可以将控制器1200和非易失性数据存储设备1100集成到一个半导体设备中，以构成存储器卡，例如，PC卡(例如，PCMCIA(个人计算机存储器卡国际组织(PersonalComputerMemoryCardInternationalAssociation)))、压缩闪存卡(CF,acompactflashcard)、智能媒体卡(smartmediacard)(例如，SM和SMC)、存储棒(memorystick)、多媒体卡(multimediacard)(例如，匪(、1-匪5以及微型匪((匪011化1~0))、安全数字(SD，securedigital)卡(例如，SD、迷你SD(miniSD)、微型SD(microSD)和SDHC)、或通用闪速存储器(UFS,universalflashstorage)。作为另一示例，可以将控制器1200和非易失性数据存储设备1100集成到一个半导体设备中，以构造固态驱动器(SSD)。例如，SSD可以包括被配置为将数据存储在半导体存储器中的存储设备。当存储器系统1000用作SSD时，连接至存储器系统1000的主机的操作速度显著提高。作为另一示例，存储系统1000可以用于计算机、UMPC(超移动PC(UltraMobilePC))、工作站、网络书籍、PDA(个人数字助理)、便携式计算机、web板(webtablet)、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏设备、导航设备、黑盒、数字摄像机、DMB(数字多媒体广播)播放器、数字音频记录器、数字音频播放器、数字画面录像机、数字画面播放器、数字录像机、数字视频播放器、能够在无线环境中发送/接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程信息处理网络(telematicnetwork)的各种电子设备之一、RFID设备、构成计算系统的各种组件之一、或者电子设备的各个组件之一。作为示例，非易失性数据存储设备1100或存储器系统1000可以安装在各种类型的封装中。非易失性数据存储设备1100或存储器系统1000的封装的示例包括堆叠封装(PoP，PackageonPackage)、球栅阵列(BGA，BallGridArray)、芯片级封装(CSP,ChipScalePackage)、塑料式引线芯片承载(PLCC，PlasticLeadedChipCarrier)、塑料双列直插式封装(PDIP，PlasticDualIn-linePackage)、华夫包晶元(DieinffafflePack)、晶片形晶元(DieinWaferForm)、板上芯片(COB,ChipOnBoard)、陶瓷双列直插式封装(CERDIP,CeramicDualIn-linePackage)、塑料方形扁平封装(MQFP,PlasticMetricQuadFlatPack)、薄方形扁平封装(TQFP,ThinQuadFlatPack)、小外形集成电路(S0IC，SmallOutlineIntegratedCircuit)、缩小型小外形封装(SS0P，ShrinkSmallOutlinePackage)、薄型小外形封装(TS0P,ThinSmallOutlinePackage)、系统级封装(SIP，SystemInPackage)、多芯片封装(MCP，MultiChipPackage)、晶片级制造封装(WFP，Wafer-IevelFabricatedPackage)、以及晶片级处理堆叠封装(WSP，Wafer-IevelProcessedStackPackage)。图9是示出了根据一些实施例的图8的存储器系统1000的应用的框图。参照图9，存储器系统2000包括非易失性数据存储设备2100和控制器2200。控制器2200可以是与参照图8描述的存储器控制器1200相同/类似。非易失性数据存储设备2100包括多个非易失性数据存储芯片。可以将非易失性数据存储芯片分成多个组。非易失性数据存储芯片的每个组被配置为通过公共沟道与控制器2200进行通信。图9示出了非易失性数据存储芯片通过第一至第k个沟道CHlCHk与控制器2200进行通信。每个非易失性数据存储芯片可以以与参照图1描述的非易失性数据存储设备100相同的方式来配置。同样，控制器2200可以以与参照图8描述的控制器1200相同的方式来配置。图10是根据一些实施例的包括参照图9描述的存储器系统2000的计算系统3000的框图。参照图10，计算系统3000包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、供电单元3400、以及存储器系统2000。存储器系统2000通过系统总线3500电连接至CPU3100、RAM3200、用户接口3300和供电单元3400。通过用户接口3300提供或者由CPU3100处理的数据存储在存储器系统2000中。存储器系统2000包括非易失性数据存储设备2100和控制器2200。图10示出了非易失性数据存储设备2100通过控制器2200连接至系统总线3500。然而，在一些实施例中，非易失性数据存储设备2100可以直接连接至系统总线3500。在这样的实施例中，图8/9的控制器1200/2200的功能可以由CPU3100来执行。图10示出了在计算系统3000中提供图9的存储器系统2000。然而，存储器系统2000例如可以由图8的存储器系统1000来代替。作为另一示例，计算系统3000可以被配置为包括图8和9的存储器系统1000和2000。如上所述，根据一些实施例的对非易失性数据存储设备100进行编程的方法可以包括降低/防止第一和第二通道晶体管电路241和242的通道晶体管S1G、SlfflSlWruS1S、S2G、S2W1S2Wn和S2S之间的双极现象。根据一些实施例的对非易失性数据存储设备进行编程的方法可以减低/防止晶体管电路的通道晶体管之间的双极现象，因此使得能够提高非易失性数据存储设备的数据可靠性。以上公开的主题应视为示意性的而并非限制性的，并且所附权利要求意在覆盖所有这样的落在本公开的真实精神和范围内的修改、增强和其他实施例。因此，为了最大程度被法律所允许，本公开的范围应由所附权利要求及其等同物的最广可允许解释来确定，并且不应视为受到以上详细描述的约束或限制。权利要求1.一种对非易失性数据存储设备进行编程的方法，所述非易失性数据存储设备包括共享块字线的存储块，所述方法包括选择存储块，选定的存储块包括要被编程的第一存储块以及禁止被编程的第二存储块；将编程电压施加于第一存储块的选定字线；以及将双极禁止电压施加于第二存储块的字线。2.根据权利要求1所述的方法，其中，选择存储块包括启用连接至选定的存储块的通道晶体管。3.根据权利要求2所述的方法，其中，将编程电压施加于选定字线包括通过启用的通道晶体管之一将编程电压施加于选定字线。4.根据权利要求2所述的方法，其中，将双极禁止电压施加于第二存储块的字线包括通过启用的通道晶体管将双极禁止电压施加于第二存储块的字线。5.根据权利要求4所述的方法，其中，将双极禁止电压施加于第二存储块的字线包括将相同的双极禁止电压施加于第二存储块的每个字线。6.根据权利要求4所述的方法，其中，将双极禁止电压施加于第二存储块的字线包括将不同的双极禁止电压施加于第二存储块的不同字线。7.根据权利要求4所述的方法，其中，将双极禁止电压施加于第二存储块的字线包括将不同的双极禁止电压施加于第二存储块的不同字线组。8.根据权利要求1所述的方法，其中，双极禁止电压高于非易失性数据存储设备的衬底的电压。9.一种非易失性数据存储设备，包括共享块字线的第一和第二存储块，第一存储块被配置为要被编程，第二存储块被配置为禁止被编程；块解码器，连接至块字线，并被配置为选择第一和第二存储块；第一驱动器，被配置为将编程电压施加于第一存储块的多个字线之中的选定字线；以及第二驱动器，将双极禁止电压施加于第二存储块的字线。10.一种对非易失性数据存储设备进行操作的方法，所述非易失性数据存储设备包括共享块字线的存储块，包括选择存储块，以提供要被编程的第一存储块以及禁止被编程的第二存储块；启用连接至第一和第二存储块的通道晶体管，以提供所启用的通道晶体管；将编程电压施加于耦接至第一存储块的选定字线；以及通过所启用的通道晶体管将双极禁止电压施加于耦接至第二存储块的字线。全文摘要本发明提供了一种非易失性数据存储设备及其编程方法和存储系统，所述非易失性数据存储设备包括共享块字线的存储块。该方法可以包括选择存储块，选定的存储块可以包括要被编程的第一存储块以及禁止被编程的第二存储块。该方法还可以包括将编程电压施加于第一存储块的选定字线。该方法还可以包括将双极禁止电压施加于第二存储块的字线。文档编号G11C16/02GK102157199SQ20101062305公开日2011年8月17日申请日期2010年12月31日优先权日2010年2月11日发明者权五锡申请人:三星电子株式会社