专利名称：高可靠性的otp存储器的制作方法
技术领域：
本发明通常涉及一次性可编程(OTP)存储器。更具体地，本发明涉及对一次性可编程存储器进行编程和读取。
背景技术：
在过去的三十年中，反熔丝技术已经吸引了很多发明者、IC设计者和制造商的显著关注。反熔丝是可改变为导电状态的结构，或者换句话说，反熔丝是从不导电状态变成导电状态的电子器件。等同地，二元状态可以是响应于诸如编程电压或编程电流的电应力的高电阻和低电阻中的任一种。微电子产业为了开发和应用反熔丝作出了很多尝试，其中迄今为止的许多反熔丝应用可见于Actel和Quicklogic制造的FPGA装置中、和Micron的 DRAM装置中使用的冗余或任选编程。反熔丝存储器是一种一次性可编程(OTP)存储器，其中装置可以永久地以数据编程(有关电地)一次。最终使用者为了特定的应用而编程此数据。存在多种可以使用的 OTP存储单元类型。因为可编程任何数据，所以OTP存储器为使用者提供了灵活的电平。图1是已知的反熔丝存储单元的电路图，而图2和3分别示出了图1中示出的反熔丝存储单元的平面视图和横剖面视图。图1的反熔丝存储单元包括通晶体管或存取晶体管10，以用于将位线BL耦合至反熔丝装置12的底板。反熔丝装置12被认为是基于栅介质击穿的反熔丝装置。字线WL耦合至存取晶体管10的栅极以打开存取晶体管10，并且单元板电压Vcp耦合至反熔丝装置12的顶板以编程反熔丝器件12。从图2和3中可以看出，存取晶体管10和反熔丝装置12的布局是非常直接的和简单的。存取晶体管10的栅极14和反熔丝器件12的顶板16由跨越有源区18而延伸的相同多晶硅层进行构造。在每个多晶硅层下面的有源区18中，形成了用于将多晶硅与有源区的下面进行电隔离的薄栅氧化层20，该薄栅氧化层20也称为栅极介质。在栅极14的两侧中两侧上是扩散区22和M，其中扩散区M耦合至位线。虽然未示出，但是本领域的技术人员应当理解，可以使用标准的CMOS工艺，例如侧壁间隔的形成、轻掺杂扩散(LDD)以及扩散和栅极硅化。虽然广泛地使用了典型的单晶体管和电容单元构造，但是由于对于高密度应用可以节省半导体阵列的面积，所以进一步期望仅有晶体管的反熔丝单元。这种仅有晶体管的反熔丝应该是可靠的，同时易于以低成本的CMOS工艺进行制造。因其较低的制造成本，反熔丝存储器可用于所有一次性可编程应用，从低成本的 RFID标签应用到自动及安全性应用。在产业中RFID标签的应用正被更广泛地接受，特别是在例如销售、安全、运输、后勤和军事的应用中。反熔丝存储器的简单性和完全CMOS兼容性，使得RFID标签的构思应用于集成电路制造过程及测试过程中。因此，通过利用与每个晶圆和/或晶圆上的每个晶粒上的RF通信接口相结合的反熔丝存储器，增加IC制造产量， 使得在IC制造和封装期间以及在印刷电路板组装期间，对芯片的特定信息或晶圆的特定信息进行非接触地编程和读取。OTP存储器的显著优势在于，最终使用者而非OTP存储器制造商具有对用于特定应用的数据进行编程的能力。因此通过制造商的规模经济实现了成本的节省，而最终使用者可以将任何数据编程至OTP存储器。这对一些最终使用者而言可能是重要的，因为他们可以编程不应向他人发布的代码或者其它数据。在已知的OTP存储器中，例如在图1至图3的现有技术反熔丝存储单元中，将一位数据存储在一个存储单元中，并且在读取操作期间访问一个存储单元以读出其中所存储的一个数据位。这称作单端读取模式。通过如上所述通常由最终使用者来完成的编程来完成反熔丝存储单元中的数据的存储。反熔丝存储单元的成功编程取决于诸如编程电压、温度、 及其它条件等参数，这些参数理论上保持在最佳水平。令人遗憾地是，最终使用者通常无法控制这些参数。因此数据有可能无法编程到存储单元中，导致数据的编程失败。在这种情况下，OTP存储器已经损坏和反熔丝存储设备报废，从而重新尝试将数据编程至新的装置。 在更成问题的情况下，因为存储单元是“弱的”或“慢的”，可能无法正确地将数据编程至存储单元，这是指认为已利用一个逻辑状态进行编程的一个存储单元可被读出具有相反的逻辑状态。这可导致依赖所存储数据的系统出现故障。甚至在交付给最终使用者之前，因为太多的存储单元不能使用，存储器制造商可能碰到存储装置不能使用的缺陷。这将减少制造产量和增加成本。因此，需要提高反熔丝存储器的可靠性。
发明内容
本发明的目的是消除或减轻上述的反熔丝存储器的至少一个缺陷。在第一方面中，提供一种用于编程一次性可编程(OTP)存储单元的方法。方法包括i)利用第一编程参数编程输入数据；ii)将利用第一编程参数编程失败的输入数据的位识别为失败位；iii)利用与第一编程参数不同的第二编程参数对失败位进行重新编程； 和iv)如果至少一位被识别为重新编程失败，在步骤ii)重复方法。在本实施方式中，识别包括禁止通过编程的输入数据的位被进一步编程。在另一个实施方式中，第一编程参数包括第一编程电压电平及第一持续时间，和编程包括在第一持续时间内利用第一编程电压电平驱动所选的字线。第二编程参数包括第二编程电压电平和第二持续时间，再编程包括在第二持续时间内利用第二编程电压电平驱动所选的字线。第一编程电压电平和第二编程电压电平可以是相同的，或第一编程电压电平可以小于第二编程电压电平，或第一持续时间可以小于第二持续时间。在第一方面的另一个实施方式中，识别包括利用第一读取电压驱动所选的字线读取校验在步骤i)中编程的已编程数据。和重复包括通过利用第二读取电压驱动所选的字线来读取校验在步骤iii)中再编程的已再编程数据。在本实施方式中，第一读取电压小于第二读取电压，和第二读取电压与正常读操作期间使用的读取电压相同，或者第二读取电压小于正常读操作期间使用的读取电压。在本实施方式的变型中，通过在差动-冗余读取模式中同时选择至少四个存储单元，输入数据的所有位都被成功地编程之后，执行读操作以从每四个OTP存储单元读出一个数据位。选择可以包括利用第三读取电压同时驱动至少四条字线，以访问至少四个存储单元，第三读取电压小于第二读取电压。可选地，选择包括同时驱动至少四条字线，以用于访问连接至不同位线的至少四个存储单元，和用于操作检测放大器以相互比较与不同位线的组合相对应的电平。可选地，选择包括同时驱动一条字线，以访问连接至不同位线的至少四个存储单元和操作检测放大器，以相互比较与不同位线的电平。在本实施方式的另一个变型中重复还包括比较再编程的数据与输入数据，如果再编程的数据没有与输入数据的至少一位相对应，至少一位识别为再编程失败。在第一方面的另一个实施方式中，通过在冗余读取模式和差动读取模式之一中同时选择至少两个存储单元，来成功地编程输入数据的所有位之后，执行读操作以从每两个 OTP存储单元读出一个数据位。在本实施方式中，选择包括利用第三读取电压同时驱动至少两条字线，以访问至少两个存储单元，第三读取电压小于第二读取电压。可选地，选择包括同时驱动至少两条字线，以访问连接至一条位线的至少两个存储单元和操作检测放大器以将与一条位线对应的位线电平和参考电压进行比较。可选地，选择包括同时驱动至少两条字线，以用于访问连接至不同位线的至少两个存储单元，和用于操作检测放大器以将与不同位线的组合相对应的电平进行相互比较。可选地，选择包括同时驱动一条字线，以用于访问连接至不同位线的至少两个存储单元，用于将不同位线耦合至检测放大器的互补输入， 和用于操作检测放大器以对不同位线的电平进行互相比较。在本实施例的变型中，选择包括将不同位线耦合至检测放大器的一个输入、和操作检测放大器以将与不同位线的组合相对应的电平与参考电平进行比较，其中电平和参考电平是电压或电流。在第二方面中，提供了一种一次性可编程存储系统。系统包括存储器阵列、选择电路和模式选择器存储器阵列具有连接至位线和字线的一次性可编程(OTP)单元。选择电路配置为响应地址和选择的读取操作模式，同时将可变数量的OTP单元的耦合至检测放大器。模式选择器用于选择读取操作模式，以控制选择电路在编程校验操作期间访问单端模式中一个OTP单元的每一数据位，和以控制选择电路以同时访问每一数据位的至少两个 OTP单元以用于读操作期间的检测。在第二方面的实施方式中，系统还包括控制逻辑，控制逻辑在编程操作期间用于配置模式选择器以在单端模式中进行操作，其中控制逻辑执行编程操作。在另一个实施方式中，系统还包括电压电路，以用于在OTP单元的初始编程的期间提供编程电压。在本实施方式中，电压电路在第一读取校验操作期间提供第一读取电压，在第二读取校验操作期间提供第二读取电压。在另一个实施方式中，选择电路包括可配置的行电路，以及存储器阵列包括连接至第一 OTP单元的第一字线、连接至第二 OTP单元的第二字线、连接至第三OTP单元的第三字线、连接至第四OTP单元的第四字线、连接至第一 OTP单元和第三OTP单元的第一位线、 连接至第二 OTP单元和第四OTP单元的第二位线和用于检测第一位线电平和第二位线电平之间的差值的检测放大器。可配置的行电路可以在冗余读取模式中同时驱动包括第一字线和第三字线的一对字线、或第二字线和第四字线的一对字线。可选地，可配置的行电路可以在差动读取模式中同时驱动包括第一字线和第二字线的一对字线、或第三字线和第四字线的一对字线。在另一个结构中，可配置的行电路在差动-冗余读取模式中同时驱动第一字线、第二字线、第三字线和第四字线。在进一步的实施方式中，选择电路包括可配置的列电路，以及存储器阵列包括连接至第一 OTP单元的第一位线、连接至第二 OTP单元的第二位线、连接至第三OTP单元的第三位线、连接至第四OTP单元的第四位线、选择地耦合至第一和第二位线的第一检测线、选择地耦合至第三和第四位线的第二检测线和用于检测第一检测线电平和第二检测线电平之间差值的检测放大器。
当结合附图阅读本发明的具体实施方式
的下列描述时，对本领域技术人员来说本发明的其他方面和特征是显而易见的。
现在将参照附图仅通过实施例的方式描述本发明的实施方式，其中图1是DRAM型反熔丝单元的电路图；图2是图1的DRAM型反熔丝单元的平面布局；图3是沿着线A-A得到的图2的DRAM型反熔丝单元的剖视图；图4A是可变厚度的栅氧化层反熔丝晶体管的平面布局；图4B是图4A的可变厚度的栅氧化层反熔丝晶体管的剖视图；图4C是表示图4A和图4B的可变厚度的栅氧化层反熔丝晶体管的晶体管符号；图5A是在编程状态下的图4A的反熔丝晶体管的示意图；图5B是图4A的已编程的反熔丝晶体管的示意图；图5C是在读取状态下图4A的已编程的反熔丝晶体管的示意图；图6A是根据本实施方式的单端读取模式的示意图；图6B是根据本实施方式的冗余读取模式的示意图；图6C是根据本实施方式的差动读取模式的示意图；图6D是根据本实施方式的差动-冗余读取模式的示意图；图6E是根据本实施方式的替代的单端读取模式的示意图；图6F是根据本实施方式的替代的冗余读取模式的示意图；图6G是根据本实施方式的替代的差动读取模式的示意图；图6H是根据本实施方式的替代的差动-冗余读取模式的示意图；图7是根据本实施方式的OTP存储系统的框图；图8是根据本实施方式的示出编程方法的流程图；以及图9是根据本实施方式的示出替代的编程方法的流程图。
具体实施例方式通常，本发明通过将一个数据位存储到至少两个OTP存储单元中，提供了用于提高OTP存储器可靠性的方法和系统，特别是提高反熔丝存储器的可靠性。这些称作每位多单元存储器。因此在每位多单元模式中，通过同时访问至少两个OTP存储单元而读出每个数据位。通过将一个数据位存储到至少两个OTP存储单元中，因为其它的一个或多个单元提供了固有的冗余，所以可以弥补有缺陷的单元或弱的可编程单元。通过以下方式可以确保编程的可靠性在每位多单元模式中读出数据的正常运行之前，一次编程一位数据，和校验在单端读取模式中的所有已编程位。利用用于反熔丝存储器的新的编程/校验算法，以高速和最少功耗来实现编程和校验。除提高可靠性之外，相对于每位单个单元存储器，提高了读取容限和读取速度。将参照单晶体管反熔丝存储单元来描述本发明的下列实施方式。现在将参照图 4A、4B和4C来描述此反熔丝存储单元的结构说明、如何编程数据位以及如何读取数据位。图4B示出了沿图4A的反熔丝晶体管的线B-B得到的反熔丝晶体管的剖视图，反熔丝晶体管可以使用任意标准的CMOS工艺进行制造。在2008年7月22日授权的共同拥有的第7，402，855号美国专利和2007年11月8日公开的公开号为20070257331A1的美国专利中，公开了上述反熔丝晶体管及其变型，这些文献的内容通过引用并入本文。在目前示出的实施例，反熔丝晶体管几乎与简单的厚栅氧化层或者与具有一个浮动扩散端的输入/输出MOS晶体管相同。公开的反熔丝晶体管也称作分离沟道式电容(split-channel capacitor)或半晶体管(half-transistor)，可以对反熔丝晶体管进行可靠地编程，以将多晶硅栅极和衬底间的熔丝链接可预见地局限到装置的特定区域。沿装置的沟道长度可得到图4B的剖视图。沟道通常理解为覆多晶硅栅极下面的区域，具有由与相应扩散区邻近的多晶硅栅极的边缘所限定的长度。以另一方式进行表达，沟道位于多晶硅栅极的下方。反熔丝单元30包括在衬底沟道区34上形成的可变厚度的栅氧化层、多晶硅栅极 36、侧壁间隔38、场氧化区40、扩散区42和扩散区42中的LDD区44。位线接触46示出为与扩散区42电接触。可变厚度的栅氧化层包括厚栅氧化层32和薄栅氧化层33，以便厚栅氧化层覆盖沟道长度的一部分且薄栅氧化层覆盖沟道长度的其余部分。通常，薄栅氧化层是可能发生氧化击穿的区域。另一方面，与扩散区42接触的厚栅氧化层的边缘限定出访问边缘，在访问边缘中，栅氧化击穿被避免，以及栅极36和扩散区42之间的电流将流动以用于已编程的反熔丝晶体管。虽然厚氧化层部分延伸至沟道区中的距离取决于掩膜等级，但是最好将厚氧化层部分形成为至少与相同芯片上形成的高电压晶体管的最小长度一样长。在此实施例中，通过位线接触46或者其它线将扩散区42连接至位线用于检测来自多晶硅栅极36的电流，并可以掺杂扩散区42以适应编程电压或电流。在可变厚度栅氧化层的厚氧化层部分附近形成此扩散区42。为了进一步保护反熔丝单元30的边缘以避免高电压损害或电流漏损，可以在制造过程期间引入电阻保护氧化层(RPO)，也称为硅化物保护氧化层，以进一步将金属粒子从侧壁间隔38的边缘隔离开。在硅化处理期间优选使用此 RP0,以避免只有扩散区42的一部分和多晶硅栅极36的一部分被硅化。众所周知，已硅化的晶体管具有较高的漏损以及较低的击穿电压。因此具有非硅化扩散区42将减少漏损。可以将扩散区42进行掺杂，以用于低电压晶体管或高电压晶体管或二者的组合，从而产生相同的或不同的扩散分布。图4A中示出了反熔丝单元30的简化平面图。位线接触46可以用作可见的参考点，以利用图4B的相应的剖视图来标定平面图。有源区48是形成沟道区34和扩散区42的装置区域，其在制造过程期间通过OD掩膜进行限定。虚线轮廓50限定出在制造过程期间经 0D2掩膜形成厚栅氧化层的区域。更具体地，虚线轮廓50所围绕的区域指定将要形成厚氧化层的区域。OD仅指在CMOS工艺期间使用的氧化层限定掩膜，以用于限定将要形成氧化层的衬底上的区域，0D2是指与第一氧化层限定掩膜不同的第二氧化层限定掩膜。根据本发明的实施方式，将有源区48的边缘和0D2掩膜的最右边缘所界定的薄栅氧化层区域最小化。 在目前所示的实施方式，可以通过将最右0D2掩膜边缘向有源区48的平行边缘进行偏移而使此区域最小化。图4C是示出晶体管符号的示意图，其中晶体管符号表示图4B和4A中示出的反熔丝单元30。如图4C中所见，反熔丝单元30具有连接至字线的栅极和连接至位线的扩散区42。共同拥有的于2007年11月8日公布的第20070257331A1号美国专利申请， 其内容通过引用合并于此，其描述了替代的可在非易失性存储器阵列中使用的单晶体管反熔丝存储单元。
9
与诸如SRAM或DRAM的易失性存储器相比，包含图4A至4C的反熔丝单元30的反熔丝存储器阵列的编程速度相对较慢。每个编程周期都将尝试同时编程某一数量的位。每个编程步骤后是编程校验步骤，以确保数据位被成功地编程。没有通过编程校验步骤的任何位都将接受再编程步骤。重复此步骤，直到所有的存储单元状态都已经被成功地编程，或者如果达到最大的重复次数。图5A示出如何对诸如反熔丝存储单元30的未编程反熔丝存储单元进行编程。反熔丝存储单元30具有连接至字线WL的栅极端和连接至位线BL的单扩散区。通过将位线偏压至VSS和将字线驱动至高电压电平VPP来实现编程。根据处理技术和足以在多晶硅栅极和沟道区之间形成导电链接的薄栅氧化层的厚度，选择VPP。图5B中示出了已成功编程的反熔丝存储单元30，其中在多晶硅栅极和沟道区之间形成导电链接60。导电链接60示意性地表示为字线和沟道区之间的电阻连接，该沟道区位于反熔丝存储单元30的薄栅氧化层区域下面。因此具有导电链接的已编程反熔丝晶体管存储一个数据位的一个逻辑状态。因此，未编程的反熔丝晶体管将通过预设值存储一个数据位的另一个逻辑状态。为了阻止反熔丝存储单元30的编程，将位线偏压至诸如VDD的正电压同时将字线驱动至VPP。这将足以抑制导电链接的形成。如图5C所示，通过将字线驱动至读取电压VREAD和通过将位线预充电至VSS，来实现反熔丝晶体管的读取。如果反熔丝存储单元30具有导电链接60，那么字线经由导电链接60和反熔丝晶体管的正栅极电压将位线拉向VREAD电压电平。通过检测放大电路可以检测和放大此位线电压。另一方面，如果反熔丝存储单元30没有被编程，即没有导电链接 60，那么位线将大约保持在VSS。根据本实施方式，VREAD可以是VDD或任何正电压，该正电压足够高以开启反熔丝存储器单元和通过导电链接将其位线充电至正电压。上述反熔丝存储单元30是本发明的实施方式使用的OTP存储单元的一个实施例。 本领域的技术人员应当理解，本发明的实施方式可以使用其它类型的反熔丝存储单元，例如两个晶体管反熔丝存储单元及其他OTP存储单元。从这一点出发，假设实施方式中存储单元或OTP存储单元的任何参考都是指反熔丝存储单元30。根据目前描述的实施方式，可以将OTP存储器运行在四个不同的读取模式的一个中。第一模式是称作单端读取模式的预设模式。接下来的三个模式通常称作多单元或高可靠性操作模式，其中至少两个OTP存储单元存储一个数据位。这称为每位多单元存储器。首先参照图6A描述单端读取模式。图6A是OTP存储器阵列的简化示意图，OTP存储器阵列具有位线BLl和BL2、四条字线札1、札2、WL3和WL4、两条参考字线RWLl和RWL2、参考单元102和103和反熔丝存储单元104、106、108和110，位线BLl和BL2连接至具有一对互补输入的位线检测放大器 100。其他的参考单元连接至BL2，但是为了简化示意图并未示出。可选地，可以使用提供参考电平的电路，以用于替代地将参考电平施加至BLl或BL2上。每一个OTP存储单元都具有连接至相应字线的栅极端，并且具有连接至相应位线的单扩散区。首先假设首先将BLl 和BL2预充电至VSS，接着将驱动至正读取电压VREAD。驱动连接至参考单元102的参考字线RWLl，以便参考单元102在BLl上提供参考电平。如果单元104被编程，BL2将具有大于BLl的参考电平的位线电平。可选地，如果单元104未被编程，BL2将具有小于BLl的参考电平的位线电平。检测放大器100可以检测两个状态以提供与逻辑“1”和“0”状态相对应的输出数据，基于单元104的已编程状态。应当注意，通过使用检测放大器100和后面的检测放大器120的适当的电路类型， 可以将目前描述的OTP存储器阵列配置为用于电压检测或电流检测。在电压检测中，上述的位线电平是朝VREAD充电的电压电平，同时参考电平设置为某个中点电压电平。在电流检测中，上述的位线电平是主要由VREAD和单元104中是否存在导电链接所确定的电流电平，同时将参考电平设置为参考电流电平。例如，可以通过设置参考单元102和103的几何参数和/或通过调节RWLl和RWL2的电压电平，来确定该参考电流电平。从这点开始，假设在以下实施方式中使用电压检测。每位单个单元存储器的问题是单元104可能是弱的已编程单元。在检测周期期间，单元可能没有足够高地充电BL2以使检测放大器100能检测与BLl的参考电压相比的电压差。因此单元104的不正确状态可能被检测。为了弥补这种可能的情况，可以使用高可靠性操作模式的任何一种。在图6B中示出第一种高可靠性操作模式。这称作冗余读取模式，其中使用两个存储单元存储一个数据位。特别地，连接至相同位线BL2的两个单元104和108存储相同的数据位。例如，将两个单元104和108进行编程以存储一个逻辑状态，或者将两个单元104 和108保持在预设未编程状态中以存储相反的逻辑状态。在读取操作期间，同时将字线WLl 和札3驱动至VREAD，同时通过驱动RWLl经由参考单元102将参考电压施加至BLl。该读取数据的方法与单端读取模式中所用的方法相同。冗余读取模式的优点在于将两个单元或运算在一起，因此如果一个单元被弱地编程和缓慢地将BLl充电至VREAD，它的成对单元将通过提供其他电源以将BLl充电至VREAD来进行补偿。因此，相对于单端读取模式，冗余读取模式提供了更大的信号容限。对于冗余读取模式，可以同时启动连接至相同位线的任何两个单元。在替代性实施方式中，对于冗余读取模式，可以同时启动连接至相同位线的任何数量的单元。图6C示出了第二种高可靠性操作模式。这称作差动读取模式，其中使用两个存储单元存储一个数据位。特别地，诸如连接至一条位线BL2的单元104的一个单元存储数据的真逻辑值，同时诸如连接另一条位线BLl的单元106的第二单元存储数据的真逻辑值的补码。在差动读取模式中，两个单元之一总被编程。例如，如果单元104存储逻辑“1”值，那么单元106存储逻辑“0”值。在差动读取模式中，对于位线BLl或BL2不需要参考电压，因此不使用参考单元102和103或任何参考电路。在读取操作期间，将字线WLl和WL2同时驱动至VREAD。因为在此实施例中将BLl和BL2预充电至VSS，因此未编程单元基本上不改变其相应位线的电压。然而，已编程单元将其相应的位线向VREAD进行充电。因此，检测放大器100将单元104和106进行相互比较，以提供单元104中存储的数据的真逻辑状态的判断。因此，相对于单端读取模式，由差动读取模式提供的读取容限显著地提高。因此，甚至可以通过检测放大器100检测弱的已编程单元，因为该单元连接的位线与预充电至VSS 的位线进行比较。差动读取模式的优点在于功率特征(power signature)同样与被读取的数据无关，因为两个单元的一个将总被编程。功率特征可以使一个单元能帮助判断正被读取的字的内容。这是因为读取操作期间消耗的电流量取决于正被读取的单元中数据的存储状态。 然而，当在差动模式或差动冗余模式中存储和读取数据时，因为来自阵列的电流特征将总是相同的，因此不能判断在字中是否存在更多的“1”或“0”。因此，当在差动模式或差动冗余模式中存储和读取数据时，数据事实上被“掩蔽”。图6D中示出了第三种高可靠性操作模式。这被称为差动-冗余读取模式，其中使用四个存储单元存储一个数据位。差动-冗余读取模式是冗余读取模式和差动读取模式的技术的结合。特别地，诸如连接至一条位线BL2的单元104和108的两个单元的每一个均存储数据的真逻辑值，同时诸如连接另一条位线BLl的单元106和110的两个单元的每一个存储数据的真逻辑值的补码。在读取操作期间，同时将字线WLl、WL2、ffL3和WL4驱动至 VREAD。如果假设单元104和108以逻辑“ 1”进行编程，那么单元106和110保持在未编程 “0”逻辑状态。因为在此实施例中将BLl和BL2预充电至VSS，所以未编程单元106和110 基本上没有改变位线BLl的电压。但是，即使两个单元104和108的一个或两个都被弱地编程，两个单元104和108也将朝VREAD来驱动BL2。检测放大器100将能检测BLl和BL2 之间的电压差。因此，差动-冗余读取模式提供了冗余读取模式的固有冗余和差动读取模式所提供的附加容限。如同差动模式，对于任何读取操作都没有功率特征。下面讨论在示例的存储器阵列中用于四种操作模式的字线编址方案。假设示例的存储器阵列具有64条字线，64条字线逻辑上分为16组字线，其中16组字线的每一组都包括4条字线。为了在单端读取模式中访问一个存储单元，以读取电压驱动64条字线的一条字线。因此，需要包括6位的行地址。为了在冗余读取模式中同时访问两个存储单元，利用读取电压同时驱动64条字线的两条字线。在此实施例中，两条字线应该在16个逻辑组的一个之内。因此，6个地址位的4个用于选择16个逻辑组的一个，因此剩下其余的2个地址位以选择组内四条字线的任何一条。为了在组内同时选择任意两条字线，掩蔽或停用其余的2个地址位的一个，因此允许了两条字线的同时选择。该相同的编址原理适用于差动读取模式。为了在差动-冗余读取模式中同时访问四个存储单元，6个地址位中的4个用于选择16个逻辑组的一个，并且掩蔽或停用其余的2个地址位。可以将逻辑电路设置成以上述方式来启动和停用地址位，响应于基于选择的读取模式所提供的控制信号。图6B至6D示出了实施方式，其中将2个单元或4个单元经由四个相邻字线的物理组集中在一起。在替代实施方式中，可以将2个单元或4个单元沿位线方向进行分散和散开。例如，在差动读取模式或冗余读取模式中可以同时驱动存储器阵列的第一字线和最后字线。图6B至6D示出了实施方式，其中通过同时选择地驱动2条或4条字线来启动高可靠性操作模式，以访问连接至一条位线或一对位线的多个单元。因此，图6B至6D示出的高可靠性操作模式是行控制的，并且通过字线的控制来设定运行的特定模式。根据替代性实施方式，高可靠性操作模式是列控制的，是指通过控制访问哪条位线来设置运行的特定模式。图6E示出了替代的单端读取模式，而图6F至6H示出了图6B至6D示出的高可靠性操作模式的替代性实施方式。图6E是OTP存储器阵列的简化示意图，其中OTP存储器阵列具有连接至位线检测放大器120的四条位线BL1、BL2、BL3和BL4、字线札1、参考单元122和IM和反熔丝存储单元126、128、130和132。所有的四个单元126、128、130和132都具有连接至的栅极端，同时第一参考字线RWLl具有连接至参考单元122的栅极端，而第二参考字线RWL2具有连接至参考单元122的栅极端。可选地，用于提供参考电荷的电路可用于替代地将参考电荷或电压施加至位线BLl、BL2、BL3和BL4的任意位线。通过列选择装置134、136、138和 140将位线BL1、BL2、BL3和BL4选择地耦合至位线检测放大器120的检测线，在本实施方式中列选择装置134、136、138和140是η沟道晶体管。通过相应的列选择信号SEL1、SEL2 SEL3和SEL4控制列选择装置134、136、138和140的每一个。在本替换的存储器阵列结构中，OTP存储单元的每一个都具有连接至相同字线WLl的栅极端，并具有连接至相应位线的单扩散区。在目前示出的示例性配置中，可以将位线BLl和BL2选择地连接至检测放大器 120的第一检测线，同时可以将位线BL3和BL4选择地连接至检测放大器120的第二检测线。假设在目前描述的实施例中，单元1 将在单端模式中被读取。首先假设首先将 BL1、BL2、BL3和BL4预充电至VSS，同时关闭所有的列选择装置134、136、138和140。然后将驱动至正读取电压VREAD。连接至参考单元124的参考字线RWL2被驱动，同时也被驱动。接着，驱动列选择信号SELl以打开列选择装置134，因此将BLl连接至检测放大器120。因此，检测放大器120将BLl上的电荷与连接至参考单元124的检测线上的电荷进行比较。如果单元1 被编程，BLl将朝向VREAD进行充电并且超过连接至参考单元IM 的检测线的参考电压。可选地，如果单元1 不被编程，BLl将基本保持在预充电后的VSS 电平，该预充电后的VSS电平小于连接至参考单元124的检测线的参考电压。检测放大器 120可以检测两个状态以提供与逻辑“1”和“0”相对应的输出数据，基于单元1 的已编程状态。图6F中示出了单字线冗余读取模式。这里使用两个存储单元存储一个数据位。在此实施例中，连接至位线BLl和BL2的两个单元1 和1 存储相同的数据位。例如，将两个单元1 和1 进行编程以存储一个逻辑状态，或者两个单元1 和1 保持在预设的未编程状态以存储相反的逻辑状态。在读取操作期间，将字线WLl驱动至VREAD，同时将参考电压施加于连接至参考单元1 的检测线。然后打开两个列选择装置134和136，因此将两个单元1 和1 连接至检测放大器120的相同输入。因此将BLl和BL2的电荷加在一起。该读取数据的方法与图6E中示出的单端读取模式所用的方法相同。冗余读取模式的优点在于将两个单元或运算在一起，所以如果一个单元被弱地编程和缓慢地将BLl充电至 VREAD，它的成对单元将通过其他电源将BL2充电至VREAD来进行补偿。因此，相对于单端读取模式，冗余读取模式提供了较大的信号容限。可选地，通过打开或启动列选择装置138 和140以及驱动RWLl而不是RWL2，可以选择两个单元130和132。图6G示出了单字线差动读取模式，其中使用两个存储单元存储一个数据位。特别地，诸如连接至一条位线BLl的单元126的一个单元存储数据的真逻辑值，同时诸如连接另一条位线BL3的单元130的第二单元存储数据的真逻辑值的补码。在差动读取模式，两个单元的一个总被编程。例如，如果单元1 存储逻辑“1”值，那么单元130存储逻辑“0” 值。在差动读取模式中，不需要参考电压，因此不使用参考单元122、1M或任何参考电路。 在读取操作期间，将字线驱动至VREAD。因为在此实施例中将BLl至BL4预充电至VSS， 所以未编程单元基本上不改变其相应位线的电压。然而，已编程单元将其相应的位线朝向 VREAD进行充电。然后打开列选择装置134和140，以将位线BLl和BL3电耦合至检测放大器120。因此，检测放大器120将单元1 和130进行相互比较，以提供单元126中存储的数据的真逻辑状态的判断。因此，相对于单端读取模式，由差动读取模式提供的读取容限被显著地提高。因此，甚至可以通过检测放大器120检测弱的已编程单元，因为将该单元连接的位线与预充电至VSS的位线进行比较。差动读取模式的优点在于，因为两个单元之一将总被编程，所以功率特征同样与被读取的数据无关。图6H示出了第三种高可靠性操作模式。这称作差动-冗余读取模式，其中使用四个存储单元存储一个数据位。差动-冗余读取模式是冗余读取模式和差动读取模式的技术的结合。特别地，诸如连接至位线BLl和BL2的两个单元的每一个存储数据的真逻辑值，同时诸如连接位线BL3和BL4的单元130和132的两个单元的每一个存储数据的真逻辑值的补码。在读取操作期间，将字线WLl驱动至VREAD。如果假设单元1 和128以逻辑“1”进行编程，那么单元130和132保持在未编程“0”逻辑状态。因为在此实施例中将所有的四个位线BLl至BL4预充电至VSS，未编程单元130和132基本上不改变位线BL3和BL4的电压。但是，即使两个单元126和128的一个或两个都被弱地编程，两个单元126和1 也将朝向VREAD来驱动位线BLl和BL2。然后打开所有的列选择装置134、136、138和140，以将位线BLl BL2耦合至检测放大器120的一个输入以及将位线BL3和BL4耦合至检测放大器120的另一个输入。因此将BLl和BL2的电荷加在一起，同时将BL3和BL4的电荷加在一起。检测放大器120将能检测BLl和BL2之间的电压差动。因此，差动-冗余读取模式提供了冗余读取模式的固有冗余和差动读取模式所提供的额外的容限。如同差动模式，对于任何读取操作都没有功率特征。在之前示出的图6F至6H的实施方式中，将存储单元连接至2条位线以提高可靠性。在其他替代实施方式中，连接至两条以上位线的存储单元可以在检测放大器120的每一个输入上进行多路复用。可以使用对于不同的高可靠性模式将要启动的字线进行解码的上述相同技术，将上述实施方式中的列选择信号SELl至SEL4进行动态解码。总之，图6B至6D的实施方式和图6F至6H的实施方式使用选择电路，该选择电路可配置为同时将可变数量的反熔丝存储单元耦合至检测放大器，响应于地址和已选择的读取操作模式。在图6B至6D的实施方式中，选择电路至少包括接收行地址的行解码电路。 在图6F至6H的实施方式中，选择电路至少包括接收列地址的列解码电路。下面将参照图 7讨论行解码和列解码。因此在本实施方式中，在OTP存储器阵列中所有的高可靠性操作模式都能够是动态可选的。高可靠性模式的使用将增加电压和温度的操作容限、操作速度以及提高最终使用者的数据安全性，同时增加制造产量。此外，可以配置存储器以便以不同的读取模式操作存储器阵列的不同部分。例如对于行控制的高可靠性模式，这可以通过设置行地址范围来实现，在行地址范围中将使用不同的读取模式。例如对于列控制的高可靠性模式，这可以通过设置列地址范围来实现，在列地址范围中将使用不同的读取模式。图7是根据本实施方式的OTP存储器阵列的方框图。图7的存储系统200包括具有连接至OTP单元的位线和字线的存储器阵列202、耦合至字线的行电路204和耦合至位线的列电路206。行电路204包含行解码器和字线驱动器，行解码器接收行地址RADDR，字线驱动器在读取和编程操作期间驱动通过行解码器选择的字线。行解码电路和字线驱动器电路在本领域中是众所周知的。列电路包括输入输出数据路径电路、列解码器和可选的用于判断是否已经成功地编程数据的程序检验逻辑，输入输出数据路径电路例如是用于输出读取数据的检测放大器和用于接收输入数据的数据寄存器。行电路204可以配置为动态选择一个以上字线，以启动任何行控制的高可靠性操作模式。类似地，列电路206可以配置为动态选择一个以上位线，以启动任何列控制的高可靠性操作模式。因为给出了存储器阵列的正确操作，所以本领域的技术人员应当理解，行电路 204和列电路206可包括这里没有描述的其他逻辑。存储系统200还包括电压电路208、模式选择器210和控制逻辑212。电压电路 208提供至少一个读取电压和至少一个编程电压。在一个实施方式中，将至少一个读取电压提供给在读取操作期间将至少一个读取电压传递至选择的字线的行电路204的字线驱动器。将编程电压提供给在编程操作期间将编程电压传递至选择的字线的行电路204的字线驱动器。用于选择地提供不同电压的字线驱动电路结构在本领域中是公知的。模式选择器210包括将从最终使用者接收的读取模式信号MODE进行解码的逻辑， 并且将一个或多个相应的控制信号提供给行电路204的行解码器。这些控制信号使特定行地址的解码不能使用，以能够同时选择多个字线。例如，可以同时选择2条或4条字线以用于如上所述的读取操作。用于实施此功能的可配置解码逻辑在本领域中是已知的。虽然图 7未示出，但是模式选择器210可以将控制信号提供给列电路206以用于控制列地址解码， 以通过选择多少位线和哪条位线将耦合至检测放大器的输入来启动列控制高可靠性操作模式。控制逻辑212可以包括状态机，状态机执行包括用于OTP存储器的编程和校验步骤的编程操作，特别是用于反熔丝存储器。下面将更加详细地讨论此编程操作。控制逻辑 212在编程操作期间控制行电路204、电压电路208和模式选择器210。更具体地，在编程操作期间，单端读取模式经由MODE忽略使用者选择的操作模式。有许多实现此功能的逻辑技术。如以下将要描述的，数据一次一位地进行编程和使用单端读取模式校验数据。一旦完成编程操作，控制逻辑212将模式选择器210从单端操作模式进行释放，并允许MODE信号设置选择的读取模式。通过编程逻辑208控制电压电路208，以提供编程电压电平和在编程操作的不同阶段处提供不同的读取电压。这些电压在编程操作期间通过行电路204的字线驱动器确立在选择的字线上。在一个实施方式中，列电路206可以包括具有集成的编程校验逻辑的数据寄存器，数据寄存器与PCT公布W02008/077237中公开的数据寄存器相类似。可以通过控制逻辑212来控制这些电路，以在编程后实施不同类型的校验以及判断哪个位已经被成功地编程。控制逻辑212控制行电路204、电压电路208和模式选择器210，以在编程操作期间以正确的顺序执行上述的操作。以下是根据本实施方式的编程操作的描述。图8是示出编程操作的不同阶段或步骤的顺序的流程图，其中该编程操作的步骤可以通过图7的控制逻辑212来执行。在单端模式中所有的位都被编程，是指连接至一个字线或行的单元在一个编程循环或操作中被同时编程。因此根据用于数据位的期望的高可靠性读取模式，预先准备一个或多个补充位以编程连接至另一条字线的单元。以图6C的差动读取模式为例，在数据寄存器和连接至WLl 的第一编程循环程序单元104中接收逻辑“1”的输入数据。对于第二编程循环，逻辑“0” 的补充输入数据被接收在相同的数据寄存器中和被编程至连接至WL2的单元106。在本实施方式中，逻辑“0”的输入数据是指在单元中没有实施编程。图8的流程图示出编程周期的单次重复的顺序。
在步骤300中开始编程循环，其中以预设的编程参数对单元进行编程。这些参数可以包括以下参数例如特定的VPP电压电平和/或在选择的字线上施加的VPP电压的持续时间，持续时间被称为tPPl (施加VPP的时间)。在本实施方式中，将选择的字线在较短的持续时间内驱动至预设VPP电平，例如，诸如约50微秒。短编程时间使功率损耗最小化， 并且如果在步骤300中使用小于VPP的电压，可进一步减小功耗。此减小的VPP电压可以选择为已知操作技术中的最低的VPP电平，该操作技术能够在反熔丝存储单元中形成导电链接。本领域的技术人员应当理解，因为制造工艺和存储单元的几何结构是已知的，因此建模技术可用于判断其电平。因为不能确保在步骤300中所有的单元都被成功地编程，因此执行程序验证算法，以步骤302中的第一读取校验操作开始。此读取校验步骤使用主动的第一读取电压，以判断弱的已编程单元或编程失败的单元。第一读取电压可以是所选字线上出现的电压，该电压比正常读取操作期间使用的标准读取电压低。较低的读取电压的使用也将减小功率损耗。例如，此第一读取电压可以小于额定读取电压。在此条件下读出期望数据的任何单元都将必然以较高的标准读取电压进行正确地读出。因此，任何弱的已编程单元和在步骤302确定的失败的单元都视为编程失败的单元。在步骤302中，已经正确读出的单元被禁止进一步编程。例如，图5A示出的反熔丝存储单元需要将其位线偏压至VSS，以能够形成其用于编程的导电链接。因此，将用于正确读出的单元的位线偏压至VDD或某个其它的正电压电平，以禁止再编程。如果将数据寄存器用于存储待编程的输入数据的位，一种禁止已成功地编程的单元被进一步编程的技术，将使用集成的比较逻辑来转化存储在与该位有关的数据寄存器级的输入数据位。另一种技术将在步骤302中读出数据并且通过调节使该输入数据再次进入，以确保只有失败的位进行再编程。回到步骤304，在列电路206或存储设备以外的电路中的编程校验逻辑判断所有接受编程的单元是否都已经被成功地编程。如果所有的单元都已经被成功地编程，那么在步骤306中结束程序操作。否则，至少有一个单元没有被成功地编程。转到步骤308，只有步骤302中识别为编程失败的单元才以第二编程参数进行再编程。对于反熔丝存储单元， 这也称为编程浸透(soaking)，以形成导电链接或提高现有链接的导电特性。理想地，步骤 308之后所有的单元都应该被成功地编程，因此第二编程参数可以增加步骤300中使用的 VPP电压电平和/或增加步骤300中的VPP应用的持续时间。如果在步骤300中使用减小的VPP电压电平，那么在步骤308中可以使用预设的或最大的VPP电压。累积编程将最终产生编程充分的单元。在本实施例中，如果使用与tPPl不同的施加VPP的持续时间，那么使用称为tPP2 (施加VPP的时间)的第二且不同的VPP施加时间。例如，tPP2可以设置为约500微秒。在步骤310中，执行第二读取校验以读出单端模式中的数据，但是使用的第二读取电压大于在步骤302中使用的第一读取电压。应当注意，如果通过定时或设置在单端读取模式期间用于检测的特定参考电压电平而提供可接受的容限，则此第二读取电压可以小于标准读取电压，或可以是正常读取操作期间使用的标准读取电压。此外，如果目标读取模式是差动读取模式或者差动-冗余读取模式，那么在正常读取操作期间所使用的标准读取电压可以小于在单端读取模式的校验步骤中使用的第二读取电压。在步骤312中进行判断，以了解是否在步骤310中读取的所有位都与输入数据相对应。此判断可以使用之前步骤302所描述的相同技术。如果所有的读出位都与其相应的输入数据位相对应，那么因为所有的单元都已经被编程，在步骤314中结束方法。因为额定读取电压使得所有的已编程位都被成功地读取，因此单元将在正常的单端读取操作期间进行正确地读取。因此，已编程位在任何高可靠性读取模式期间都能正确地读取，这是因为相对于单端模式，高可靠性读取模式提供了冗余和提高了读取容限。回到步骤312，如果至少有一个单元读出的逻辑状态没有对应于其相应的输入位，那么该单元编程失败。在本实施方式中，在步骤310或步骤312中不需要确定具有已编程失败的特定单元。该方法已经完成编程循环的一次重复，其中可以通过计数器追踪重复次数。方法转到步骤316，其中将重复的总数与预定的最大数进行比较。如果重复的总数与最大数相吻合，那么正在被重复编程的单元很可能是有缺陷的和没有编程的。然后在步骤318中确定编程操作已经失败。否则，方法循环返回步骤302以进行另一次重复。应当注意，在步骤310的第二读取电压下被正确读取的在步骤308中被再编程的单元，在步骤302的较低的第一读取电压下可能不会正确地读取。相反地，在步骤308之后可能有被充分地或强地编程的单元。因此，在步骤302处重复循环的优点在于，阻止这些被强编程的单元进行进一步的编程，因为具有更少的再编程的单元，所以在随后的程序步骤 308中减少了功率损耗。然后重复该方法，直到所有的单元通过步骤306或步骤314，或者直到达到最大重复次数。任选地，在步骤306或步骤314中得到通过状态以后，可以执行使用目标高可靠性模式的最终读取校验，以最终确认输入数据已经被正确地编程。可以以最差情况电压和时间参数来执行此最终的读取校验操作，例如其中低读取电压确立在选择的字线上，并且在将选择的字线驱动至低读取电压之后的短时期内启动检测放大器。如果在最差情况的参数下成功地读出数据，那么最终确认存储设备已经存储具有高可靠性的数据。图9是根据本实施方式示出替代编程操作的流程图，该编程操作使用如图8的流程图所示的同样步骤。因此，因为遵循相同的步骤，所以将图8中相同参考编号用于图9中。 在图9的替代性实施方式，方法从步骤312循环返回至步骤308，与图8的实施方式中循环返回至步骤302相反。因此，当前的方法省略读取校验步骤以缩短编程操作所需的总的时间。执行图8或图9的编程操作以用于将被编程的每个字，直到达到最大重复次数，其中字包括将被编程至连接一个字线的反熔丝存储单元的数据位。通过禁止强的已编程单元进行进一步的编程，图8的方法具有识别弱的已编程单元的优点。该弱的已编程单元根据不同的编程参数接受再编程，以确保他们被正确地编程。与高可靠性操作模式相结合的新编程方案可以进一步减少错误的读取，尤其当在非理想的温度和电压状态下正在运行存储器时。可替代地，不识别弱的已编程单元的简化编程操作可用于缩短每个字的编程时间。 在这样的条件下，高可靠性操作模式将通过读出高可靠性的数据来弥补任何编程缺陷。图 9的方法通过仅执行弱的已编程单元的识别的一次重复以缩短每个字的编程时间来进行弥补。如果其他的后制作测试表明存在潜在的有缺陷单元，目前描述的编程方法可用于提高制造产量。在这种情况下，制造商可以通知最终使用者，对于该存储设备应使用高可靠性读取模式之一。可选地，制造商可以利用适当的方法硬线连接存储设备的读取模式。
在上述描述中，为了说明解释了多个细节，以便提供对本发明实施方式的充分理解。然而，对本领域技术人员来说将显而易见的是，为实施本发明这些具体细节不是必需的。在其他实例中，以框图形式示出了公知的电结构和电路，以便使本发明清楚。例如，没有提供关于本文所描述的本发明的实施方式是否被实现为软件程序、硬件电路、固件程序或软件程序、硬件电路和固件程序的组合的具体细节。本发明的实施方式可以表示为保存在机器可读媒介(也称作计算机可读媒介、处理器可读媒介或其中包含计算机可读程序代码的计算机可用介质)中的软件产品。机器可读媒介可以是任何适当的有形媒介，包括磁性的、光学的、电的存储媒介，包括磁盘、光盘只读存储器(CD-ROM)、存储设备(易失的或非易失的)或类似的存储机构。机器可读媒介可以包括各种指令、代码序列、结构信息或其它数据的组，当被执行时，其根据本发明的实施方式使处理器实施方法中的步骤。本领域普通技术人员应当理解，实现本发明所需要的其它指令和操作也可以存储在机器可读媒介上。机器可读媒介运行的软件可以与电路连接以实施上述任务。本发明的上述实施方式仅旨在作为示例。在不脱离仅由本发明的权利要求书限定的本发明范围的情况下，本领域技术人员可以对具体实施方式
进行替代、修改和改变。
权利要求
1.一种用于编程一次性可编程(OTP)存储单元的方法，包括i)利用第一编程参数编程输入数据；ii)将利用所述第一编程参数编程失败的输入数据的位识别为失败位；iii)利用与所述第一编程参数不同的第二编程参数对所述失败位进行再编程；以及iv)如果至少一位被识别为所述再编程失败，在步骤ii)重复所述方法。
2.如权利要求1所述的方法，其中识别包括禁止通过编程的所述输入数据的位被进一步编程。
3.如权利要求1所述的方法，其中所述第一编程参数包括第一编程电压电平及第一持续时间，和编程包括在所述第一持续时间内利用所述第一编程电压电平驱动选择的字线。
4.如权利要求3所述的方法，其中所述第二编程参数包括第二编程电压电平和第二持续时间，再编程包括在所述第二持续时间内利用所述第二编程电压电平驱动所述选择的字线。
5.如权利要求4所述的方法，其中所述第一编程电压电平和所述第二编程电压电平是相同的。
6.如权利要求4所述的方法，其中所述第一编程电压电平小于所述第二编程电压电平。
7.如权利要求4所述的方法，其中所述第一持续时间小于所述第二持续时间。
8.如权利要求1所述的方法，其中识别包括通过利用第一读取电压驱动选择的字线来读取校验在步骤i)中编程的已编程数据。
9.根据权利要求8所述的方法，其中重复包括通过利用第二读取电压驱动所述选择的字线来读取校验在步骤iii)中再编程的已再编程数据。
10.如权利要求9所述的方法，其中所述第一读取电压小于所述第二读取电压。
11.如权利要求10所述的方法，其中所述第二读取电压等于或者小于正常读取操作期间使用的读取电压。
12.如权利要求9所述的方法，其中通过在差动-冗余读取模式中同时选择至少四个存储单元，所述输入数据的所有位都已经被成功地编程之后，执行读取操作，以从每隔四个 OTP存储单元读出一个数据位。
13.如权利要求12所述的方法，其中选择包括利用第三读取电压同时驱动至少四条字线以访问所述至少四个存储单元，所述第三读取电压小于所述第二读取电压。
14.如权利要求12所述的方法，其中选择包括同时驱动至少四条字线，以访问连接至不同位线的所述至少四个存储单元、和操作检测放大器以相互比较与不同位线的组合相对应的电平。
15.如权利要求12所述的方法，其中选择包括驱动一条字线，以访问连接至不同位线的所述至少四个存储单元、和操作检测放大器以相互比较不同位线的电平。
16.如权利要求9所述的方法，其中重复还包括对所述已再编程的数据与所述输入数据进行比较，如果所述再编程的数据没有与所述输入数据的至少一位相对应，所述至少一位被识别为所述再编程失败。
17.如权利要求9所述的方法，其中通过在冗余读取模式和差动读取模式之一中同时选择至少两个存储单元，在所述输入数据的所有位都已经被成功地编程之后，执行读取操作，以从每隔两个OTP存储单元读出一个数据位。
18.如权利要求17所述的方法，其中选择包括利用第三读取电压同时驱动至少两条字线，以访问所述至少两个存储单元，所述第三读取电压小于所述第二读取电压。
19.如权利要求17所述的方法，其中选择包括同时驱动至少两条字线，用于访问连接至一条位线的所述至少两个存储单元、以及操作检测放大器以将与所述一条位线对应的位线电平和参考电平进行比较。
20.如权利要求17所述的方法，其中选择包括同时驱动至少两条字线，用于存取连接至不同位线的所述至少两个存储单元、以及和操作检测放大器以相互比较与所述不同位线对应的位线电平。
21.如权利要求17所述的方法，其中选择包括驱动一条字线以访问连接至不同位线的所述至少两个存储单元。
22.如权利要求21所述的方法，其中选择包括将所述不同位线耦合至检测放大器的互补输入、以及操作所述检测放大器以相互比较所述不同位线的电平。
23.如权利要求21所述的方法，其中选择包括将所述不同位线耦合至检测放大器的一个输入、以及操作所述检测放大器将与所述不同位线的组合对应的电平和参考电平进行比较。
24.如权利要求23所述的方法，其中所述电平和所述参考电平是电压。
25.如权利要求23所述的方法，其中所述电平和所述参考电平是电流。
26.一次性可编程存储系统，包括存储器阵列，具有连接至位线和字线的一次性可编程(OTP)单元；选择电路，配置为响应于地址和选择的读取操作模式，同时将可变数量的OTP单元耦合至检测放大器；以及模式选择器，用于选择所述读取操作模式，以控制所述选择电路在编程或校验操作期间访问单端模式中一个OTP单元的每一数据位，以及控制所述选择电路以同时访问每一数据位的至少两个OTP单元以用于读取操作期间的检测。
27.如权利要求沈所述的一次性可编程存储系统，还包括控制逻辑，以用于在所述编程操作期间配置所述模式选择器在所述单端模式中操作，所述控制逻辑执行编程操作。
28.如权利要求沈所述的一次性可编程存储系统，还包括电压电路，用于在所述OTP单元的初始编程期间提供编程电压。
29.如权利要求观所述的一次性可编程存储系统，其中所述电压电路在第一读取校验操作期间提供第一读取电压，在第二读取校验操作期间提供第二读取电压。
30.如权利要求沈所述的一次性可编程存储系统，其中所述选择电路包括可配置的行电路，并且所述存储器阵列包括连接至第一 OTP单元的第一字线；连接至第二 OTP单元的第二字线；连接至第三OTP单元的第三字线；连接至第四OTP单元的第四字线；连接至所述第一 OTP单元和所述第三OTP单元的第一位线；连接至所述第二 OTP单元和所述第四OTP单元的第二位线；以及用于检测所述第一位线电平和所述第二位线电平之间的差值的检测放大器。
31.如权利要求30所述的一次性可编程存储系统，其中所述可配置的行电路在冗余读取模式中同时驱动包括所述第一字线和所述第三字线的一对字线、或包括所述第二字线和所述第四字线的一对字线。
32.如权利要求30所述的一次性可编程存储系统，其中所述可配置的行电路在差动读取模式中同时驱动包括所述第一字线和所述第二字线的一对字线、或包括所述第三字线和所述第四字线的一对字线。
33.如权利要求30所述的一次性可编程存储系统，其中所述可配置的行电路在差动-冗余读取模式中同时驱动所述第一字线、所述第二字线、所述第三字线和所述第四字线。
34.如权利要求沈所述的一次性可编程存储系统，其中所述选择电路包括可配置的列电路，以及所述存储器阵列包括连接至第一 OTP单元的第一位线；连接至第二 OTP单元的第二位线；连接至第三OTP单元的第三位线；连接至第四OTP单元的第四位线；选择地耦合至所述第一和第二位线的第一检测线；选择地耦合至所述第三和第四位线的第二检测线；以及用于检测所述第一检测线电平和所述第二检测线电平之间差值的检测放大器。
35.如权利要求34所述的一次性可编程存储系统，其中所述可配置的列电路在冗余读取模式中同时将包括所述第一位线和所述第二位线的一对位线耦合至所述第一检测线，或者同时将包括所述第三位线和所述第四位线的一对位线耦合至所述第二检测线。
36.如权利要求34所述的一次性可编程存储系统，其中所述可配置的列电路在差动读取模式中同时将包括所述第一位线和所述第三位线的一对位线分别耦合至所述第一检测线和所述第二检测线，或者同时将包括所述第二位线和所述第四位线的一对位线分别耦合至所述第二检测线。
37.如权利要求34所述的一次性可编程存储系统，其中所述可配置的列电路在差动-冗余读取模式中同时将所述第一位线和所述第二位线耦合至所述第一检测线，并且同时将所述第三位线和所述第四位线耦合至所述第二检测线。
全文摘要
通过将一个数据位存储在至少两个OTP存储单元中以用于提高OTP存储器的可靠性的方法和系统，特别是提高反熔丝存储器的可靠性。因此通过在每位多单元模式中同时读取至少两个OTP存储单元，读出每一个数据位。通过将一个数据位存储在至少两个OTP存储单元中，因为其他的单元提供了固有的冗余，所以对有缺陷的单元或弱的可编程单元进行补偿。在每位多单元模式中读出数据的正常运行之前，通过一次编程一个数据位和校验在单端读取模式中所有的已编程位，确保了编程的可靠性。通过用于反熔丝存储器的新的程序/校验算法，以高速和最小功率损耗来实现编程和校验。除了提高可靠性之外，相对于每位单个单元的存储器，提高了读取容限和读取速度。
文档编号G11C17/16GK102308338SQ201080007103
公开日2012年1月4日 申请日期2010年2月5日 优先权日2009年2月6日
发明者沃德克·库尔贾诺韦茨 申请人:赛鼎矽公司