专利名称：快闪存储装置及其断电处理方法
快闪存储装置及其断电处理方法
技术领域：
本发明有关于快闪存储装置，特别是有关于快闪存储装置的断电处理。
背景技术：
闪存可分为单层单元(single level cell, SLC)闪存、多层单元(multi levelcell, MLC)闪存、以及三层单元(triple level cell, TLC)闪存,其中多层单元闪存及三层单元闪存具有较高的数据容量。单层单元闪存的一个存储单元储存一个数据位。多层单元闪存的一个存储单元储存两个数据位，而此两个数据位分别属于一组相对应的强分页(strong page)与弱分页(weak page)。三层单元闪存的一个存储单元储存三个数据位,而此三个数据位分别属于一组相对应的强分页、弱分页、以及最弱分页。·一般而言，控制器在将数据写入闪存时，是逐次写入闪存的各页。因此，当多层单元闪存的一组相对应的强分页与弱分页先后被写入数据时，后续被写入数据的弱分页会影响先前被写入数据的强分页的数据储存。同样的，当三层单元闪存的一组相对应的强分页、弱分页、及最弱分页先后被写入数据时，后续被写入数据的弱分页会影响先前被写入数据的强分页的数据储存，而最后被写入数据的最弱分页亦会影响先前被写入数据的强分页与弱分页的数据储存。由于闪存时常被运用在如相机及手机的可携式装置储存数据，而可携式装置多系运用电池等有限的电源以供运作，因此闪存时常会遇到供电量不足的情形。由于多层单元闪存及三层单元闪存各页的数据写入会互相影响，当闪存的电源供应突然断电时，若闪存正在进行数据写入，不仅被写入的当前页的数据会丧失，与当前页相对应的配对页先前所储存的数据亦经常一并被损毁，造成使用者的困扰。因此，需要一种快闪存储装置，可以避免断电时所造成的数据损毁的问题。
发明内容有鉴于此，本发明的目的在于提供一种快闪存储装置，以解决现有技术存在的问题。于一实施例中，该闪存装置包括一闪存及一控制器。该闪存具有一高电位接脚及一第一准备/忙碌(ready/busy)接脚，其中该高电位接脚稱接至一电源。该控制器具有一第二准备忙碌接脚，其中该第二准备忙碌接脚耦接至该第一准备忙碌接脚，而当该闪存正处理该控制器所发出的一旧写入命令时，该闪存将该第一准备/忙碌接脚的电位设定于一特定电位。该断电处理电路，耦接于该电源与该第二准备/忙碌接脚之间，检测该电源是否维持于一高电位，且于该电源低于该高电位时将该第二准备/忙碌接脚的电位设定于该特定电位，以避免该控制器向该闪存发送一新写入命令。本发明更提供一种快闪存储装置。于一实施例中，该快闪存储装置包括一闪存、一二极管、一控制器、以及一电容。该闪存，具有一高电位接脚。该二极管稱接于一电源与该闪存的该高电位接脚之间。该控制器经由一数据总线耦接至该闪存。该电容耦接于该闪存的该高电位接脚与一地电位之间，当该电源的电位下降时，该电容提供电能至该闪存，以让该闪存完成一数据写入的处理。本发明更提供一种快闪存储装置的断电处理方法。于一实施例中，该快闪存储装置包括一控制器、一闪存、以及一断电处理电路。首先，耦接该闪存的一第一准备/忙碌(ready/busy)接脚至该控制器的一第二准备/忙碌接脚，其中当该闪存正处理该控制器所发出的一旧写入命令时，该闪存将该第一准备/忙碌接脚的电位设定于一特定电位。接着，耦接该断电处理电路于一电源与该控制器的一第二准备/忙碌接脚之间。接着，以该断电处理电路检测该电源是否维持于一高电位。当该电源低于该高电位时，以该断电处理电路将该第二准备/忙碌接脚的电位设定于该特定电位，以避免该控制器向该闪存发送一新写入命令。为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合所附图示，作详细说明如下
图I为一般的快闪存储装置的电路图；图2为依据本发明的于断电时可防止数据损毁的数据储存装置的电路图；以及图3为依据本发明的快闪存储装置的断电处理方法的流程图。主要组件符号说明(图I)100 快闪存储装置；102 控制器；104 闪存；106 数据总线；(图2)200 快闪存储装置；202 控制器；204 闪存；206 数据总线；212 比较器；214 NMOS 晶体管；216 电容；218 二极管。
具体实施方式图I为一般的快闪存储装置100的电路图。快闪存储装置100包括一控制器102及一闪存104。于一实施例中，闪存104可为多层单元闪存或三层单元闪存。控制器102的一高电位接脚稱接至一电源Vdd,而一地电位接脚稱接至一地电位。同样的，闪存104的一高电位接脚耦接至电源VDD，而一地电位接脚耦接至地电位。控制器102与闪存104间以一数据总线(data bus) 106相耦接，该数据总线104系用以于控制器102与闪存104之间传送数据。另外，控制器102的一准备/忙碌(ready/busy)接脚经由线路108与闪存104的一准备/忙碌接脚相耦接。当控制器102欲将数据写入闪存104时，控制器102经由数据总线106发送写入命令及写入数据至闪存。接着，闪存104会依据写入命令开始将写入数据写入一至多个页。当闪存104尚未处理完毕控制器102所发送的写入数据时，闪存104会将准备/忙碌接脚的电位下拉至地电位，以通知控制器102勿再向闪存104发送新的写入命令。当快闪存储装置100的电源Vdd断电时，电源Vdd便无法再供给控制器102及闪存104电源。此时若闪存104仍在进行数据的写入，由于闪存104没有足够的电力完成数据写入，正被写入的页所储存的数据会损毁。此外，与正被写入的页相对应的配对页所储存的数据亦可能会因而损毁。例如，若闪存104为多层单元闪存，当弱分页被写入数据时，电源Vdd断电，可能会使对应于弱分页 的强分页所储存的数据损毁。若闪存104为三层单元闪存，当最弱分页被写入数据时，电源Vdd断电，可能会使对应于最弱分页的强分页及弱分页所储存的数据损毁。图2为依据本发明的于断电时可防止数据损毁的数据储存装置200的电路图。于一实施例中，数据储存装置200包括一控制器202、一闪存204、一断电处理电路220、二极管218、以及电容216。于一实施例中，闪存204可为多层单元(multi level cell，MLC)闪存或三层单元(triple level cell,TLC)闪存。控制器202的一高电位接脚稱接至一电源VDD，而一地电位接脚耦接至一地电位。二极管218耦接于电源Vdd与节点219之间。闪存204的一高电位接脚经节点219耦接至二极管218，而一地电位接脚耦接至地电位。电容216耦接于节点219与地电位之间。当电源Vdd维持于高电位时，二极管218会导通，因此节点219的电位与电源Vdd的电位相一致，从而供应予闪存204运作所需的电力。此外，当电源Vdd维持于高电位时,流经节点219的电流亦向稱接于节点219与地电位间的电容216充电，使电容216可积蓄一定程度的电能。当电源Vdd突然断电时，电源Vdd的电位下降，而节点219的电位因电容216蓄电而维持于高电位，致使二极管218因逆向偏压而阻断电源Vdd至节点219间的连结。此时，电容216便以其所储蓄的电能供给闪存204，藉此让闪存204维持一段时间的运作。因此，若电源Vdd断电时闪存204尚未将数据写入命令处理完毕，则闪存204可藉电容216所供给的电能完成数据写入。因此，即使电源Vdd断电，本发明的闪存204仍可完成数据写入。由于闪存204的最后写入页可完整的储存数据，从而最后写入页不会发生数据损毁，因此与最后写入页相对应的强分页所储存的数据不会被影响。因此，本发明的闪存204不会因断电而导致所储存的数据损毁。电容216的电容值可由电路设计者依据闪存204的规格进行估算。电容216的电容值与闪存204所需的数据编程时间、操作电流、工作电压有关。假设闪存204中的一页所需的最长数据编程时间T为10ms、最大操作电流I为50mA、最低工作电压V为I. 8V，而电源Vdd的电位为3. 3V。因此，电容216的电容值C可由下列公式导出IXT = CX (Vdd-V)；C = I X T/(Vdd-V)= 50 X 1(T3 XlOX IO-3/ (3. 3-1. 8)= 333. 33 X IO^6(F)；因此，电容216的电容值C约为333. 33 U F0控制器202与闪存204间以一数据总线(data bus) 206相耦接，该数据总线204系用以于控制器202与闪存204之间传送数据。另外，控制器202的一准备/忙碌(ready/busy)接脚经由线路208与闪存204的一准备/忙碌接脚相耦接。当电源Vdd的断电时，电容216可供给闪存204工作一段短时间的电源。若控制器202于断电后仍继续向闪存204发送新写入命令，由于电容216无法长期供给闪存204电力，闪存204将无法执行完毕新写入命令，而造成数据毁损。断电处理电路220耦接于电源VDD、节点219、以及线路208之间。断电处理电路220可比较电源Vdd的电位以及节点219的电位以决定电源Vdd的电位是否下降。当电源Vdd的电位下降时，断电处理电路220便将线路208的电位下拉至地电位。当线路208的电位下拉至地电位时，控制器202的准备/忙碌接脚的电位亦成为地电位，控制器202便会认为闪存204正在忙碌于旧写入命令的数据写入中，而不会再向闪存204发送新写入命令及新写入数据，新/旧写入命令，从发送时间上而言，旧写入命令早于新写入命令。换句话说，控制器202认为闪存204仍在处理上一笔写入命令及欲写入的数据，而不会再向闪存204发送下一笔写入命令及欲写入的数据。因此，于电源Vdd断电后，断电处理电路220可防止控 制器202向闪存204发送新写入命令及新写入数据，从而避免闪存204再接收新写入命令而导致数据毁损。于另一实施例中，断电处理电路220更耦接至数据总线206。于电源Vdd断电后，断电处理电路220更将数据总线206的电位下拉至地电位，以避免控制器202向闪存204透过数据总线206传送一新写入数据。于一实施例中，断电处理电路220包括一断电检测电路212及一电位设定电路214。断电检测电路212比较电源Vdd的电位以及节点218的电位以产生一控制信号以表示电源Vdd的电位是否下降。于一实施例中，断电检测电路212包括一比较器212。比较器212的一负输入端耦接至电源VDD，其一正输入端耦接至节点219，并于输出端产生一控制信号。由于节点219的电位由电容216所维持，当电源Vdd断电时，电源Vdd的电位便会低于节点219的电位，因此比较器212便产生该控制信号。电位设定电路214耦接至线路208。当控制信号指示电源Vdd低于节点219的电位时，电位设定电路214便将线路208的电位下拉至地电位，以使控制器202的准备/忙碌接脚的电位成为地电位。于一实施例中，电位设定电路214包括耦接于地电位与线路208之间的一 NMOS晶体管，其栅极耦接至比较器212产生的控制信号。当该控制信号指示电源Vdd的电位低于节点219的电位时，NMOS晶体管214透过线路208将控制器202的准备/忙碌接脚耦接至地电位，以防止控制器202向闪存204发送新写入命令。图3为依据本发明的快闪存储装置200的断电处理方法300的流程图。于一实施例中，快闪存储装置200包括一控制器202及一闪存204。首先，耦接一电容216至闪存204的电源供应端，其中该电容216耦接于一电源Vdd与一地电位之间(步骤302)。接着，耦接一断电处理电路220至控制器202的一准备/忙碌接脚(步骤304)。接着，检测是否电源Vdd发生断电状况(步骤306)。若电源Vdd发生断电状况，则以电容216对闪存204进行供电，以使闪存204完成数据写入(步骤308)。接着，以断电处理电路220将控制器202的准备/忙碌接脚下拉至地电位，以防止控制器202再向闪存204传送新写入数据(步骤310)。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为 准。
权利要求
1.一种快闪存储装置，包括 一闪存，具有一高电位接脚及一第一准备/忙碌(ready/busy)接脚，其中该高电位接脚耦接至一电源； 一控制器，具有一第二准备忙碌接脚，其中该第二准备忙碌接脚耦接至该第一准备忙碌接脚，而当该闪存正处理该控制器所发出的一旧写入命令时，该闪存将该第一准备/忙碌接脚的电位设定于一特定电位；以及 一断电处理电路，耦接于该电源与该第二准备/忙碌接脚之间，检测该电源是否维持于一高电位，且于该电源低于该高电位时将该第二准备/忙碌接脚的电位设定于该特定电位，以避免该控制器向该闪存发送一新写入命令。
2.根据权利要求I所述的快闪存储装置，其特征在于，该快闪存储装置更包括 一二极管，耦接于该电源与该闪存的该高电位接脚之间；以及 一电容，稱接于该闪存的该高电位接脚与一地电位之间，当该电源的电位下降时，提供电能至该闪存，以让该闪存完成一个页面数据写入的处理。
3.根据权利要求I所述的快闪存储装置，其特征在于，该特定电位为一地电位。
4.根据权利要求2所述的快闪存储装置，其特征在于，该断电处理电路包括 一断电检测电路，耦接至该电源，检测该电源是否维持于该高电位以产生一控制信号；以及 一电位设定电路，耦接至该第二准备/忙碌接脚，当该控制信号指示该电源低于该高电位时，将该第二准备/忙碌接脚的电位设定于该特定电位。
5.根据权利要求4所述的快闪存储装置，其特征在于，该断电检测电路包括 一比较器，耦接于该电源与该电容之间，比较该电源的电位与该电容的电位，以及当该电源的电位低于该电容的电位时输出该控制信号。
6.根据权利要求4所述的快闪存储装置，其特征在于，该电位设定电路包括 一晶体管，耦接于该特定电位与该第二准备/忙碌接脚之间，具有一栅极耦接至该控制信号，当该控制信号指示该电源低于该高电位时，将该第二准备/忙碌接脚耦接至该特定电位。
7.根据权利要求I所述的快闪存储装置，其特征在于，该控制器与该闪存之间耦接一数据总线(data bus)，当该电源低于该高电位时，该断电处理电路更将该数据总线的电位下拉至一地电位，以避免该控制器向该闪存传送一新写入数据。
8.一种快闪存储装置，包括 一闪存，具有一闻电位接脚； 一二极管，耦接于一电源与该闪存的该高电位接脚之间； 一控制器，经由一数据总线耦接至该闪存；以及 一电容，稱接于该闪存的该高电位接脚与一地电位之间，当该电源的电位下降时，提供电能至该闪存，以让该闪存完成至少一页面数据写入的处理。
9.根据权利要求8所述的快闪存储装置，其特征在于，该快闪存储装置更包括 一断电处理电路，耦接该电源与该控制器的一第二准备/忙碌接脚之间，当该电源低于一高电位时，将该第二准备/忙碌接脚的电位设定于该地电位。
10.一种快闪存储装置的断电处理方法，其中该快闪存储装置包括一控制器、一闪存、以及一断电处理电路，该断电处理方法包括 率禹接该闪存的一第一准备/忙碌(ready/busy)接脚至该控制器的一第二准备/忙碌接脚，其中当该闪存正处理该控制器所发出的一旧写入命令时，该闪存将该第一准备/忙碌接脚的电位设定于一特定电位； 耦接该断电处理电路于一电源与该控制器的一第二准备/忙碌接脚之间； 以该断电处理电路检测该电源是否维持于一高电位；以及 当该电源低于该高电位时，以该断电处理电路将该第二准备/忙碌接脚的电位设定于该特定电位，以避免该控制器向该闪存发送一新写入命令。
11.根据权利要求10所述的快闪存储装置的断电处理方法，其特征在于，该特定电位 为一地电位。
12.根据权利要求10所述的快闪存储装置的断电处理方法，其特征在于，该断电处理方法更包括 耦接一二极管于该电源与该闪存的一高电位接脚之间； 率禹接一电容于该闪存的该高电位接脚与一地电位之间；以及 当该电源的电位下降时，使该电容提供电能至该闪存，以让该闪存完成一数据写入的处理。
13.根据权利要求12所述的快闪存储装置的断电处理方法，其特征在于，该断电处理电路包括一断电检测电路及一电位设定电路，而该断电处理方法更包括 以该断电检测电路耦接至该电源以检测该电源是否维持于该高电位以产生一控制信号；以及 以该电位设定电路耦接至该第二准备/忙碌接脚，以于该控制信号指示该电源低于该高电位时，将该第二准备/忙碌接脚的电位设定于该特定电位。
14.根据权利要求13所述的快闪存储装置的断电处理方法，其特征在于，该断电检测电路包括 一比较器，耦接于该电源与该电容之间，比较该电源的电位与该电容的电位，以及当该电源的电位低于该电容的电位时输出该控制信号。
15.根据权利要求13所述的快闪存储装置的断电处理方法，其特征在于，该电位设定电路包括 一晶体管，耦接于该定电位与该第二准备/忙碌接脚之间，具有一栅极耦接至该控制信号，当该控制信号指示该电源低于该高电位时，将该第二准备/忙碌接脚耦接至该特定电位。
16.根据权利要求10所述的快闪存储装置的断电处理方法，其特征在于，该控制器与该闪存之间耦接一数据总线(data bus)，而该断电处理方法更包括 当该电源低于该高电位时，以该断电处理电路将该数据总线的电位下拉至一地电位，以避免该控制器向该闪存传送一新写入数据。
全文摘要
本发明涉及一种快闪存储装置及其断电处理方法。本发明更提供一种快闪存储装置。于一实施例中，该快闪存储装置包括一闪存、一二极管、一控制器、以及一电容。该闪存，具有一高电位接脚。该二极管耦接于一电源与该闪存的该高电位接脚之间。该控制器经由一数据总线耦接至该闪存。该电容耦接于该闪存的该高电位接脚与一地电位之间，当该电源的电位下降时，该电容提供电能至该闪存，以让该闪存完成一数据写入的处理。
文档编号G11C16/06GK102760491SQ20111011886
公开日2012年10月31日 申请日期2011年4月26日 优先权日2011年4月26日
发明者陈泓江 申请人:慧荣科技股份有限公司