专利名称：记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法
技术领域：
本发明涉及一种记忆体元件的操作，特别是涉及一种记忆体(阵列)中记忆胞的程序化方法，以及利用该方法的一种记忆体装置。
背景技术：
非挥发性记忆体(non-volatile memory)由于具有可进行多次资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，因此许多电器产品中必须具备此类记忆体，以维持电器产品开机时的正常操作，其已成为个人电脑和电子设备所广泛采用的一种记忆体元件。典型的非挥发性记忆体元件,一般是被设计成具有堆叠式栅极(Stacked-Gate)结构，其中包括以掺杂多晶娃制作的浮置栅极(FloatingGate)与控制栅极(ControlGate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控 制栅极则与字元线(Word Line)相接,此外还包括穿隧氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。另一种典型的挥发性记忆体,则是使用电荷捕捉(charge trapping)作为资料储存型态的氮化娃只读记忆体(Nitride read only memory)。其利用由氧化物层-氮化物层-氧化物层所构成的电荷捕捉结构(即熟知的0N0层)可储存二位元的资料。一般来说，二位元的资料可分别储存于电荷捕捉结构中的氮化物层的左侧(即左位元)或右侧(即右位元)。在目前提高元件积集度的趋势下，会依据设计规则缩小元件的尺寸。随着记忆体及其记忆胞的尺寸越做越小，记忆胞之间的击穿电流(Punch-through current)会越来越显著，由未选定的记忆胞所提供的击穿电流会影响到对选定记忆胞进行程序化操作时的稳定性，而明显降低记忆胞的效能。由此可见，上述现有的记忆体的程序化方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的记忆体的程序化方法存在的缺陷，而提供一种新的记忆体的程序化方法，所要解决的技术问题是其通过使该记忆体中的第一记忆胞与相邻的第二记忆胞共用一 S/D区，该S/D区在程序化时为浮置，将第二记忆胞作为开关晶体管，藉由使第二记忆胞的通道区处于微开启状态，以利用源极侧注入效应程序化第一记忆胞，非常适于实用。本发明的另一目的在于，提供一种新的记忆体阵列中记忆胞的程序化方法，所要解决的技术问题是使其结合源极侧注入效应与通道热载子注入效应，以程序化记忆体阵列中的记忆胞，从而更加适于实用。本发明的再一目的在于，提供一种新的记忆体装置，所要解决的技术问题是其包括记忆体阵列和电路单元，其中本发明的记忆体的程序化方法可应用到此记忆体阵列，并且此电路单元可进行本发明的记忆体的程序化方法的步骤，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体的程序化方法。记忆体具有第一记忆胞，第一记忆胞具有第一 S/D区并与第二记忆胞共用第二 S/D区，且第二记忆胞具有与第二 S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的第一控制栅极；施加第二电压到第二记忆胞的第二控制栅极，使第二记忆胞的通道区处于微开启状态；以及施加第三电压到第一 S/D区， 而第二 S/D区为浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一 S/D区，以利用源极侧注入效应将载子注入第一记忆胞的电荷储存层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体的程序化方法，其中所述的第二电压为接近第二记忆胞的起始电压。前述的记忆体的程序化方法，其中所述的第一记忆胞及第二记忆胞皆为N型记忆胞，且第三电压在正值方向上高于第四电压。前述的记忆体的程序化方法，其中所述的电荷储存层是电荷捕陷层，载子被捕陷在第一记忆胞的电荷捕陷层中靠近第二 S/D区的位置。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体的程序化方法。记忆体具有第一记忆胞，第一记忆胞具有第一 S/D区并与第二记忆胞共用第二 S/D区，且第二记忆胞具有与第二 S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的第一控制栅极；施加第二电压到第二记忆胞的第二控制栅极，使第二记忆胞的通道区在微开启状态与完全开启状态之间变换；施加第三电压到第一 S/D区，而第二 S/D区为浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一 S/D区，以利用源极侧注入效应及通道热载子效应将载子注入第一记忆胞的电荷储存层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体的程序化方法，其中施加第二电压到第二记忆胞的第二控制栅极的方法包括施加具有不同强度的多个电压脉波(Voltage Pulse)至第二控制栅极、施加三角形电压脉波(Voltage Pulse)至第二控制栅极或施加梯形电压脉波(Voltage Pulse)至第二控制栅。前述的记忆体的程序化方法，其中所述的电压脉波的值从小至大逐渐增加或从大至小逐渐减少。前述的记忆体的程序化方法，其中施加第二电压到第二记忆胞的第二控制栅极的方法包括施加三角形电压脉波(Voltage Pulse)至第二控制栅极。前述的记忆体的程序化方法，其中所述的三角形电压脉波的值从小至大逐渐增加或从大至小逐渐减少。前述的记忆体的程序化方法，其中施加第二电压到第二记忆胞的第二控制栅极的方法包括施加梯形电压脉波(Voltage Pulse)至第二控制栅极。前述的记忆体的程序化方法，其中所述的梯形电压脉波的值从小至大逐渐增加至最大值并维持一段时间后逐渐减少或梯形电压脉波的值从大至小逐渐减少至最小值并维持一段时间后逐渐增加。前述的记忆体的程序化方法，其中所述的第一记忆胞及第二记忆胞皆为N型记忆胞，且第三电压在正值方向上高于第四电压。前述的记忆体的程序化方法，其中所述的电荷储存层是浮置栅极、电荷捕陷层或纳米结晶层其中之一。前述的记忆体的程序化方法，其中所述的电荷储存层是电荷捕陷层，载子被捕陷 在第一记忆胞的该电荷捕陷层中靠近第一 S/D区及第二 S/D区的位置。本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆体阵列中记忆胞的程序化方法。在进行程序化操作时，经由第一字元线，施加第一电压至第一记忆胞的第一控制栅极；经由第二字元线，施加第二电压至与第一记忆胞相邻的第二记忆胞的第二控制栅极，使第二记忆胞的通道区处于微开启状态或完全开启状态，其中第一记忆胞具有第一 S/D区并与第二记忆胞共用第二 S/D区，且第二记忆胞具有与第二 S/D区相对的第三S/D区；经由第一位元线，施加第三电压到该第一 S/D区；而第二 S/D区为浮置；以及经由第二位元线，施加第四电压到该第三S/D区，其中第三电压与第四电压使得载子从第三S/D区流至第一 S/D区，以利用源极侧注入效应或通道热载子效应将载子注入第一记忆胞的电荷储存层。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体的程序化方法，其中所述的电荷储存层是电荷捕陷层，使载子被捕陷在第一记忆胞的电荷捕陷层中靠近第二 S/D区的位置、第一记忆胞的电荷捕陷层中靠近第一 S/D区的位置、或第一记忆胞的电荷捕陷层中靠近第一 S/D区的位置及靠近第二 S/D区的位置。前述的记忆体的程序化方法，还包括施加第五电压到邻近第一位元线的第三位元线，以抑制与第一记忆胞共用第一字元线与第一位元线的非选定记忆胞被程序化。前述的记忆体的程序化方法，还包括施加第六电压到邻近第二位元线的第四位元线，以抑制与第一记忆胞共用第一字元线与第二位位元线的非选定记忆胞被程序化。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法至少具有下列优点及有益效果根据本发明所述的程序化方法，藉由利用源极侧注入效应程序化记忆胞，因此所施加的偏压较低，而且可以提升程序化速度。根据本发明所述的程序化方法，藉由组合使用源极侧注入效应及通道热电子注入效应来程序化记忆胞，当用于由两个记忆胞组成的记忆胞组时，可以达成单一记忆胞组四位元资料储存。根据本发明所述的程序化方法，可以加快记忆胞的程序化速度、提高元件集积度以及获得较大的记忆体裕度。综上所述，本发明是有关于一种记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法。该记忆体具有第一记忆胞，其具有第一 S/D区并与第二记忆胞共用第二 S/D区。第二记忆胞具有与第二 S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的控制栅极；施加第二电压到第二记忆胞的控制栅极，使第二记忆胞的通道区处于微开启状态；以及施加第三电压到第一 S/D区，使第二 S/D区浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一第S/D区，以利用源极侧注入效应将载子注入第一记忆胞的电荷储存层。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图I是绘示根据本发明的一实施例的非挥发性记忆体中记忆胞的程序化方法的示意图。图2是绘示根据本发明的另一实施例的非挥发性记忆体中记忆胞的程序化方法的示意图。图3是绘示根据本发明的一实施例的作为开关晶体管的记忆胞的起始电压分布的示意图。图4A是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。图4B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波次数与电压的关系图。图5A、图5B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。图6A、图6B是绘示根据本发明的一实施例的记忆胞的程序化操作时施加电压脉波的时序图。图7是绘示根据本发明的一实施例的一种非挥发性记忆体阵列的电路图。图8是根据本发明的一实施例的记忆体装置的功能方框图。
权利要求
1.一种记忆体的程序化方法，其特征在于，该记忆体包括一第一记忆胞，该第一记忆胞具有一第一 S/D区并与一第二记忆胞共用一第二 S/D区，且该第二记忆胞具有与该第二 S/D区相对的一第三S/D区，该方法包括以下步骤 施加一第一电压到该第一记忆胞的一第一控制栅极； 施加一第二电压到该第二记忆胞的一第二控制栅极，使该第二记忆胞的通道区处于微开启状态；以及 施加一第三电压到该第一 S/D区，将该第二 S/D区浮置，施加一第四电压到该第三S/D区，使得载子从该第三S/D区流至该第一 S/D区，以利用源极侧注入效应将载子注入该第一记忆胞的一电荷储存层。
2.根据权利要求I所述的记忆体的程序化方法，其特征在于其中所述的第二电压为接近该第二记忆胞的起始电压。
3.根据权利要求I所述的记忆体的程序化方法，其特征在于其中所述的电荷储存层是电荷捕陷层，载子被捕陷在该第一记忆胞的该电荷捕陷层中靠近该第二 S/D区的位置。
4.一种记忆体的程序化方法，其特征在于，该记忆体包括一第一记忆胞，该第一记忆胞具有一第一 S/D区并与一第二记忆胞共用一第二 S/D区，且该第二记忆胞具有与该第二 S/D区相对的一第三S/D区，该方法包括以下步骤 施加一第一电压到该第一记忆胞的一第一控制栅极； 施加一第二电压到该第二记忆胞的一第二控制栅极，使该第二记忆胞的通道区在微开启状态与完全开启状态之间变换；以及 施加一第三电压到该第一 S/D区，将该第二 S/D区浮置，施加一第四电压到该第三S/D区，使得载子从该第三S/D区流至该第一 S/D区，以利用源极侧注入效应及通道热载子效应将载子注入该第一记忆胞的该电荷储存层。
5.根据权利要求4所述的记忆体的程序化方法，其特征在于其中施加该第二电压到该第二记忆胞的该第二控制栅极的方法是选自施加具有不同强度的多个电压脉波至该第二控制栅极、施加一三角形电压脉波至该第二控制栅极与施加一梯形电压脉波至该第二控制栅极所组的族群的其中之一。
6.根据权利要求5所述的记忆体的程序化方法，其特征在于其中所述的电荷储存层是一电荷捕陷层，载子被捕陷在该第一记忆胞的该电荷捕陷层中靠近该第一 S/D区及该第二S/D区的位置。
7.—种记忆体阵列中记忆胞的程序化方法，其特征在于其包括以下步骤 经由一第一字元线，施加一第一电压至一第一记忆胞的一第一控制栅极； 经由一第二字元线，施加一第二电压至与该第一记忆胞相邻的一第二记忆胞的一第二控制栅极，使该第二记忆胞的通道区处于微开启状态或完全开启状态，其中该第一记忆胞具有一第一 S/D区并与该第二记忆胞共用一第二 S/D区，且该第二记忆胞具有与该第二 S/D区相对的一第三S/D区； 经由一第一位元线，施加一第三电压到该第一 S/D区； 将该第二 S/D区浮置；以及 经由一第二位元线，施加一第四电压到该第三S/D区， 其中载子从该第三S/D区流至该第一 S/D区，以利用源极侧注入效应或通道热载子效应将载子注入该第一记忆胞的一电荷储存层。
8.根据权利要求7所述的记忆体阵列中记忆胞的程序化方法，其特征在于其中所述的电荷储存层是电荷捕陷层，载子被捕陷在该第一记忆胞的该电荷捕陷层中靠近该第二 S/D区的位置、该第一记忆胞的该电荷捕陷层中靠近该第一 S/D区的位置或该第一记忆胞的该电荷捕陷层中靠近该第一 S/D区的位置及靠近该第二 S/D区的位置。
9.根据权利要求7所述的记忆体阵列中记忆胞的程序化方法，其特征在于还包括 施加一第五电压到邻近该第一位元线的一第三位元线，以抑制与该第一记忆胞共用该第一字元线与该第一位元线的非选定记忆胞被程序化。
10.根据权利要求7所述的记忆体阵列中记忆胞的程序化方法，其特征在于还包括 施加一第六电压到邻近该第二位元线的一第四位元线，以抑制与该第一记忆胞共用该第一字元线与该第二位元线的非选定记忆胞被程序化。
全文摘要
本发明是有关于一种记忆体的程序化方法及记忆体阵列中记忆胞的程序化方法。该记忆体具有第一记忆胞，其具有第一S/D区并与第二记忆胞共用第二S/D区。第二记忆胞具有与第二S/D区相对的第三S/D区。在程序化第一记忆胞时，施加第一电压到第一记忆胞的控制栅极；施加第二电压到第二记忆胞的控制栅极，使第二记忆胞的通道区处于微开启状态；及施加第三电压到第一S/D区，使第二S/D区浮置，施加第四电压到第三S/D区，且第三电压与第四电压使得载子从第三S/D区流至第一第S/D区，以利用源极侧注入效应将载子注入第一记忆胞的电荷储存层。由于所施加的偏压较低，因此可提升程序化速度、提高元件集积度及获得较大的记忆体裕度。
文档编号G11C16/06GK102779552SQ201110126548
公开日2012年11月14日 申请日期2011年5月11日 优先权日2011年5月11日
发明者蔡秉宏 申请人:旺宏电子股份有限公司