专利名称：一种智能电能表专用eeprom存储芯片的制作方法
技术领域：
本发明涉及微电子技术领域，特别是涉及一种智能电能表专用EEPROM存储芯片。
背景技术：
随着电子设备的日益发展普及，半导体存储器技术近年来得到了快速的发展。半导体存储器可以分为挥发性和非挥发性两大类型，其中，以EEPROM和Flash为代表的非挥发性半导体存储器在通信、航天、电网那个等诸多领域都得到了广泛的应用。以电网领域为例，随着国家智能电网建设的深入，存储芯片的市场整体需求变得越来越大，加之智能电表的设计寿命一般为8 10年，一般使用5年即更换，市场需求还具有极强的持续性。目前市场上的存储芯片一般为通用EEPROM或Flash存储芯片，参照图1，示出了现有EEPROM存储单元结构的示意图，包括衬底材料11、覆盖于材料11表面的浮栅介质层17 和选择栅介质层19、位于选择栅介质层19之上的选择栅电极14、位于浮栅介质层17之上的浮栅12、覆盖于浮栅12之上的电荷阻挡层18、位于电荷阻挡层之上的控制栅13以及形成于衬底材料11上的源极15和漏极16 ;现有通用存储芯片一般采用MNOS、SONOS或双层多晶硅工艺制成，其缺点是，以上述存储单元结构组成的存储阵列占用的面积较大，封装存储芯片时需要的掩膜数量多，工艺复杂，生产成本较高。以智能电表为例，目前国家电网单三相智能电能表相关规范中，关于数据存储介质并没有具体规定，只是对所需要存储的数据进行了要求。电表厂商普遍采用的方案是，单相表使用存储空间为256Kbit的EEPROM存储数据，三相表使用的存储器方案相对较多，有使用Flash与几片EEPROM组合的，还有的EEPROM加一片小的加铁电存储器的等等，总之是以能完成智能电表数据存储要求并且能最大程度节省成本为目的进行设计。但这些以通用存储芯片作为存储器方案，需要根据电表功能要求将各种通用存储芯片进行功能组合和再开发，一方面购买存储芯片及再开发成本较高，另一方面也增加了电表系统的复杂度。
发明内容
本发明所要解决的技术问题是提供一种智能电能表专用EEPROM存储芯片，可解决现有存储芯片因采用MNOS、S0N0S、多晶硅等浮栅存储结构造成的芯片面积大、需要较多数量的掩膜覆盖芯片、生产成本高等问题；以及，解决现有智能电能表因使用通用存储芯片而造成的尺寸、成本和系统复杂度较高的问题。为了解决上述问题，本发明公开了一种智能电能表专用EEPROM存储芯片，包括由纳米晶存储单元构成的存储阵列，其中，所述纳米晶存储单元包括半导体衬底材料及在其衬底区域重掺杂形成的源导电区和漏导电区，覆盖于所述源导电区和漏导电区之间沟道表面的隧穿介质层，所述隧穿介质层上覆盖的纳米晶存储层，包围或覆盖所述纳米晶存储层的隔离介质层，以及，所述隔离介质层之上覆盖的晶体管控制栅；所述存储阵列采用EEPR0M、N0RFlash、DiN0R、DuSN0R或其他可实现对阵列中每个存储单元进行随机寻址、编程和擦除操作的架构。
优选的，所述纳米晶存储单元还包括晶体管选择栅和选择栅介质层，其中所述选择栅介质层覆盖于所述源导电区和漏导电区之间的沟道表面，且位于所述晶体管选择栅的下方，所述晶体管控制栅与晶体管选择栅由包围所述纳米晶电荷存储层的隔离介质层分裂隔开形成I. 5T存储结构；或，所述选择栅介质层覆盖于所述源导电区和漏导电区之间的沟道表面，且位于所述晶体管选择栅的下方；所述晶体管控制栅与晶体管选择栅具有共同的源导电区，互相串联形成2T存储结构。优选的，所述纳米晶存储层为单层纳米晶材料或多层纳米晶材料堆叠而成；所述纳米晶材料包括半导体纳米晶材料Si或Ge,金属纳米晶材料Au、Ru、WTi或上述金属的合金，化合物纳米晶材料TiN或HfO2,或上述纳米晶材料与电荷陷阱材料Si3N4、SiON, HfO2,ZrO2, ZrSiO, HfAlO, HfON进行任意堆叠组合形成的复合电荷俘获材料；所述纳米晶材料的颗粒直径为5 20nm，密度为5E12 IE1Vcm2。优选的，所述晶体管控制栅为金属、金属氮化物、金属硅化物、金属硅氮化合物、金属碳化物、金属碳氮化合物和/或多晶硅中的一种或者几种的组合而成。优选的，所述隧穿介质层为单层或多层结构，其中，单层隧穿介质层由Si02、SiON,HfSiO或HfSiON材料构成；多层隧穿介质层的第一层隧穿介质由SiO2或者HfSiO、HfLaON材料构成，第二层隧穿介质由Si3N4或SiOxNy材料构成，第三层隧穿介质由SiO2或者HfSiO、HfLa0N>HfA10材料构成,三层隧穿介质堆叠形成两边高、中间低的隧穿势鱼结构,或堆叠形成两边低、中间高的冠状隧穿势垒结构。优选的，所述隔离介质层由单层SiO2M料构成，或者由Si02、Si3N4, SiO2 (ONO)三层介质层材料堆叠而成，或者将上述材料与高K材料A1203、HfO2, HfAlxOy, HfSixOy, ZrO2,ZrSixOy, La203、Y2O3> LaAlxOy, Ta2O5, TiO2 中的任一种或几种组合构成。优选的,所述晶体管选择栅为金属、金属氮化物、金属娃化物、金属娃氮化合物、金属碳化物、金属碳氮化合物和/或多晶硅中的一种或者几种的组合而成。优选的，所述选择栅介质层为Si02、Si0N、HfSiO或HfSiON。与现有技术相比，本发明具有以下优点本发明优选实施例采用纳米晶浮栅存储结构取代传统的MNOS、SONOS或双层多晶硅工艺器件作为存储单元，一方面简化了存储单元本身的制造工艺，另一方面，由于器件操作电压可以降低至9V以下，使得传统EEPROM及Flash芯片中高压器件模块不再成为必须，可以大大缩小器件尺寸和芯片面积，节约制造掩模数量，降低了存储芯片的制造成本。其次，纳米晶浮栅器件具有很好的高低温数据保持特性和擦写特性，其器件本身特点很适用于智能电能表等电子设备的工作环境及要求，同时纳米晶浮栅器件操作电压较传统EEPROM和Flash器件大大降低,有助于提高的器件和芯片的可靠性。第三，对用于智能电能表的存储芯片，可专门针对智能电表的功能及要求进行开发，不需要再针对电表系统进行复杂的再设计；另外，存储芯片制备工艺与CMOS工艺有很好的兼容性，成本低，利于广泛应用。
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图I是现有存储芯片中多晶娃存储结构不意图；图2是本发明智能电能表专用EEPROM存储芯片第一实施例的纳米晶存储单元结构示意图；图3是本发明智能电能表专用EEPROM存储芯片第二实施例的纳米晶存储单元结构示意图；图4-1是本发明智能电能表专用EEPROM存储芯片第三实施例的组成结构示意图；图4-2是本发明智能电能表专用EEPROM存储芯片第三实施例的存储阵列结构示意图；图4-3是本发明智能电能表专用EEPROM存储芯片第三实施例的纳米晶存储单元结构示意图； 图5是本发明智能电能表专用EEPROM存储芯片制备方法流程图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式
对本发明作进一步详细的说明。第一实施例在本优选实施例中，智能电能表专用EEPROM存储芯片的核心存储单元为由单个平面浮栅型纳米晶存储晶体管构成的IT存储单元，并基于该IT存储单元构成高密度的存储阵列；存储阵列的结构可以采用EEPROM架构，也可以采用Nor Flash或其改进结构(如DiNOR, DuSNOR等)，还可以根据应用场景需要(如特定的芯片规格、容量等相关参数)而设计特定的结构，只要能保证对存储阵列中每个存储单元(单个bit)能进行灵活的寻址、编程、擦除等操作即可；存储单元的写入方式选用FN隧穿方式或沟道热电子注入方式(如CHEI、SSI等)；存储单元的擦除方式选用FN隧穿方式或热空穴带带隧穿注入(BBHH)方式。参照图2，示出了本发明智能电能表专用EEPROM存储芯片第一实施例的纳米晶存储单元结构示意图，包括Si衬底材料21 ;在衬底材料21的N型衬底区域重掺杂形成的N+源导电区25和N+漏导电区26 ;源漏导电区之间载流子沟道上覆盖的隧穿介质层27 ;隧穿介质层27上覆盖的纳米晶存储层22 ;在纳米晶存储层22上覆盖的隔离介质层28 ;以及，在隔离介质层28上覆盖的晶体管控制栅23。纳米晶存储层22可以为单层纳米晶或者多层纳米晶材料堆叠构成，包括Si，Ge等半导体纳米晶材料，Au、Ru、WTi等金属或合金纳米晶材料，TiN、HfO2等化合物纳米晶材料等；也可以为上述纳米晶材料和Si3N4、SiON, HfO2, ZrO2, ZrSiO, HfAlO, HfON等电荷陷阱材料进行任意堆叠组合形成的复合电荷俘获层。隧穿介质层27可以为Si02、SiON或者HfSiO、HfSiON等高K材料构成的单层隧穿层，也可以为由多层介质顺次堆叠构成的复合隧穿层，其中第一层隧穿介质由SiO2或者HfSiO, HfLaON等能带较宽且与Si衬底界面特性良好的材料制作而成，第二层隧穿介质为Si3N4或SiOxNy等能带较窄且价带位置较高的材料构成，第三层隧穿介质由SiO2或者HfSiO、HfLa0N>HfA10等能带较宽的材料构成。即由三层隧穿介质堆叠形成两边高、中间低的隧穿势垒结构；或堆叠形成两边低，中间高的冠状隧穿势垒结构；或者去掉第三层隧穿层，采用Si衬底- >高势垒隧穿层- >低势垒(高价带位置)隧穿层- >浮栅- > 阻塞层- >栅电极的器件结构。通过引入多层隧穿层堆叠势垒工程，增大擦除时的衬底空穴注入，通过综合调制器件的能带结构，在提高器件编程速度的前提下也获得了高擦除速度。隔离介质层28可以由单层SiO2M料构成，或者由Si02、Si3N4、SiO2 (ONO)三层介质层材料堆叠制作而成；或者与 A1203、HfO2, HfAlxOy, HfSixOy, ZrO2, ZrSixOy, La203、Y2O3>LaAlx0y、Ta2O5> TiO2等高K材料中的任一种或适当的几种组合构成。晶体管控制栅23可以采用金属、金属氮化物、金属硅化物、金属硅氮化合物、金属碳化物、金属碳氮化合物、多晶硅中的任一种或者几种的组合。第二实施例在本优选实施例中，智能电能表专用EEPROM存储芯片的纳米晶存储单元为由分裂栅结构的纳米晶存储晶体管构成的I. 5T存储单元，并基于该I. 5T存储单元构成高密度的存储阵列。参照图3，示出了本发明智能电能表专用EEPROM存储芯片第二实施例的纳米 晶存储单元结构示意图，包括=Si衬底材料31 ;在衬底材料31的N型衬底区域重掺杂形成的N+源导电区35和N+漏导电区36 ;覆盖于沟道表面且位于晶体管选择栅34下方的选择栅介质层39 ;覆盖于沟道表面且位于晶体管控制栅33下方的隧穿介质层37 ;晶体管控制栅33下方及侧面的纳米晶存储层32 ;包围或覆盖纳米晶存储层32的隔离介质层38 ;晶体管控制栅33 ;以及，晶体管选择栅34。其中选择栅介质层39为热氧化工艺生长的SiO2薄膜，或，LPCVD, ALD等生长的SiON、HfSiO, HfSiON等高K材料构成。晶体管选择栅34可以采用金属、金属氮化物、金属硅化物、金属硅氮化合物、金属碳化物、金属碳氮化合物、多晶硅中的任一种或者几种的组合。第三实施例在本优选实施例中，智能电能表专用EEPROM存储芯片的核心存储单元为由单个平面浮栅型纳米晶存储晶体管和一个选择晶体管串联形成的2T存储单元，并基于该2T存储单元构成高密度的存储阵列。参照图4-3，示出了本发明智能电能表专用EEPROM存储芯片第三实施例的纳米晶存储单元结构示意图，包括半导体衬底材料41，在衬底材料41的衬底区域重掺杂形成的源导电区45和第一漏导电区46-1、第二漏导电区46-2，源导电区45和第一漏导电区46-1之间载流子沟道上覆盖的隧穿介质层47，隧穿介质层47上覆盖的纳米晶存储层42，在纳米晶存储层42上覆盖的隔离介质层48，在隔离介质层48上覆盖的晶体管控制栅43，源导电区45和第二漏导电区46-2之间载流子沟道上覆盖的选择栅介质层49，以及，选择栅介质层49上覆盖的晶体管选择栅44。其中，由上述纳米晶存储单元4形成的存储阵列结构采用传统的EEPROM架构，其结构形式参见图4-2。下面，以上述第三实施例中2T结构的纳米晶存储单元为例，说明本发明存储芯片的组成结构。参照图4-1，示出了本发明智能电能表专用EEPROM存储芯片第三实施例的结构示意图，包括工作模式控制单元，Vra发生器，VS发生器，存储阵列，行译码器，列译码器，地址缓冲器，I/O和Vra列选单元，以及，位读出和写入电路等，在位读出和写入电路部分提供有N+1个I/O接口。方法实施例下面，以上述第三实施例中2T结构的纳米晶存储单元组成存储阵列为例，说明本发明存储芯片的制备工艺(对于IT和I. 5T结构的纳米晶存储单元的制备方法，可参考下述流程)。参照图5，示出了本发明智能电能表专用EEPROM存储芯片的制备方法流程，包括步骤S501 :在执行离子注入工艺后的半导体衬底上生成隧穿介质层；本优选实施例用硅作为半导体材料，隧穿介质层用热氧化的方法生长，生成3nm厚的SiO2，作为隧穿介质层；步骤S502 :在隧穿介质层 上淀积纳米晶颗粒,生成纳米晶存储层；采用两步LPCVD工艺淀积Si纳米晶颗粒，颗粒的直径为5 20nm，密度为5E12 IE1Vcm2 ；两步LPCVD工艺分为高温成核和低温生长两个阶段，高温成核阶段温度为580-650°C，时间为I 5秒；低温生长阶段温度小于550°，时间为1_5分钟。通过上述LPCVD工艺可进一步提高纳米晶颗粒密度，从而提高存储窗口的存储性能。步骤S503 :在纳米晶存储层上淀积隔离介质层；本优选实施例淀积的隔离介质层为HTO SiO2,厚度8nm ；步骤S504 :选择性刻蚀，去除选择晶体管区域的阻挡层，纳米晶存储层和隧穿层；然后，热生长晶体管选择栅介质层；本优选实施例生成的选择栅介质层为SiO2,厚度为6nm ；步骤S505 :多晶硅淀积栅图形曝光、刻蚀，形成晶体管控制栅极和晶体管选择栅极的堆栈结构；步骤S506 :执行源漏注入、源漏结激活退火、电极制备等工艺，完成纳米晶存储单元的制备；步骤S507 :按预设的阵列结构生成高密度存储阵列；本优选实施例存储阵列的结构形式实例可参见图4-2所示；步骤S508 :将上述存储阵列与电路模块连接后封装，完成存储芯片的制备过程。对于前述的各方法实施例，为了描述简单，故将其都表述为一系列的动作组合，但是本领域的技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为根据本发明，某些步骤可以采用其他顺序或同时执行；其次，本领域技术人员也应该知悉，上述方法实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。如对于IT结构的存储单元，步骤S504可以省略，步骤S505只需要生成晶体管控制栅极的堆栈结构即可。上述结构及相关工艺制备的存储芯片可作为通信、航天、电网等领域电子设备的专用存储器使用，并可根据实际需要(如芯片的规格、容量、可靠性指标、工作环境条件等要求)进行专门设计，解决现有技术因芯片尺寸、存储容量、工作环境等因素造成的再开发成本高等问题。如，当用作智能电表的存储器时，可根据智能电表的类型(如单相表、三相表等)、所需的存储容量、尺寸等要求进行专门设计，解决目前智能电表需要一款或多款通用存储芯片造成的开发成本高、电表系统复杂度高等问题。本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。以上对本发明所提供的一种智能电能表专用EEPROM存储芯片进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的 限制。
权利要求
1.一种智能电能表专用EEPROM存储芯片，其特征在于，所述存储芯片包括由纳米晶存储单元构成的存储阵列，其中 所述纳米晶存储单元包括半导体衬底材料及在其衬底区域重掺杂形成的源导电区和漏导电区，覆盖于所述源导电区和漏导电区之间沟道表面的隧穿介质层，所述隧穿介质层上覆盖的纳米晶存储层，包围或覆盖所述纳米晶存储层的隔离介质层，以及，所述隔离介质层之上覆盖的晶体管控制栅； 所述存储阵列采用EEPROM、NOR Flash、DiNOR, DuSNOR或其他可实现对阵列中每个存储单元进行随机寻址、编程和擦除操作的架构。
2.如权利要求I所述的存储芯片，其特征在于，所述纳米晶存储单元还包括晶体管选择栅和选择栅介质层，其中 所述选择栅介质层覆盖于所述源导电区和漏导电区之间的沟道表面，且位于所述晶体管选择栅的下方，所述晶体管控制栅与晶体管选择栅由包围所述纳米晶电荷存储层的隔离介质层分裂隔开形成I. 5T存储结构； 或， 所述选择栅介质层覆盖于所述源导电区和漏导电区之间的沟道表面，且位于所述晶体管选择栅的下方；所述晶体管控制栅与晶体管选择栅具有共同的源导电区，互相串联形成2T存储结构。
3.如权利要求I所述的存储芯片，其特征在于 所述纳米晶存储层为单层纳米晶材料或多层纳米晶材料堆叠而成；所述纳米晶材料包括半导体纳米晶材料Si或Ge,金属纳米晶材料Au、Ru、WTi或上述金属的合金,化合物纳米晶材料TiN或HfO2，或上述纳米晶材料与电荷陷阱材料Si3N4、SiON, HfO2, ZrO2, ZrSiO,HfAlO, HfON进行任意堆叠组合形成的复合电荷俘获材料；所述纳米晶材料的颗粒直径为5 20nm,密度为 5E12 IE13/cm2 ； 和/或， 所述晶体管控制栅为金属、金属氮化物、金属硅化物、金属硅氮化合物、金属碳化物、金属碳氮化合物和/或多晶硅中的一种或者几种的组合而成。
4.如权利要求I所述的存储芯片，其特征在于，所述隧穿介质层为单层或多层结构，其中，单层隧穿介质层由Si02、Si0N、HfSiO或HfSiON材料构成；多层隧穿介质层的第一层隧穿介质由SiO2或者HfSiO、HfLaON材料构成，第二层隧穿介质由Si3N4或SiOxNy材料构成，第三层隧穿介质由SiO2或者HfSiO、HfLaON, HfAlO材料构成，三层隧穿介质堆叠形成两边高、中间低的隧穿势垒结构，或堆叠形成两边低、中间高的冠状隧穿势垒结构。
5.如权利要求I所述的存储芯片，其特征在于，所述隔离介质层由单层SiO2材料构成，或者由Si02、Si3N4, SiO2 (ONO)三层介质层材料堆叠而成，或者将上述材料与高K材料A1203、HfO2,HfAlxOy, HfSixOy, ZrO2, ZrSixOy, La2O3' Y2O3> LaAlxOy, Ta2O5, TiO2 中的任一种或几种组合构成。
6.如权利要求2所述的存储芯片，其特征在于 所述晶体管选择栅为金属、金属氮化物、金属娃化物、金属娃氮化合物、金属碳化物、金属碳氮化合物和/或多晶硅中的一种或者几种的组合而成； 和/或， 所述选择栅介质层为Si02、SiON, HfSiO或HfSiON。
全文摘要
本发明提供了一种智能电能表专用EEPROM存储芯片，包括由纳米晶存储单元构成的存储阵列，其中，所述纳米晶存储单元包括半导体衬底材料及其衬底区域重掺杂形成的源导电区和漏导电区，覆盖于所述源导电区和漏导电区之间的沟道表面的隧穿介质层，所述隧穿介质层上覆盖的纳米晶存储层，包围或覆盖所述纳米晶存储层的隔离介质层，以及，所述隔离介质层之上覆盖的晶体管控制栅；所述存储阵列采用可实现对阵列中每个存储单元进行随机寻址、编程和擦除操作的架构。本发明采用纳米晶浮栅存储结构作为存储单元，可简化制造工艺，缩小器件尺寸和芯片面积，节约制造掩模数量，降低存储芯片的制造成本。
文档编号G11C16/06GK102938404SQ20111023381
公开日2013年2月20日 申请日期2011年8月16日 优先权日2011年8月16日
发明者刘璟, 谢伟东, 李天石, 田漪婷 申请人:北京天中磊智能科技有限公司