专利名称：记忆体阵列的程序化方法
技术领域：
本发明涉及一种记忆体阵列的操作方法，特别是涉及一种记忆体阵列的程序化方法。
背景技术：
半导体记忆体可分为挥发性记忆体与非挥发性记忆体，其中非挥发性记忆体可在无电源情况下保留资料，因此广泛应用在长期资料的储存。此外，非挥发性记忆体的种类甚多，目前又以快闪记忆体(Flash Memory)为主流商品，主要用于电脑、周边商品、携带式系统、移动通信以及消费性电子...等。—般而言,传统的快闪记忆体大多是采用Fowler-Nordheim(简称FN)穿隧效应来写入资料。但是，利用FN穿隧效应来进行写入的动作，需要较高的操作电压以及较高的栅极率禹合率(gate-coupling ratio,简称 GCR)。由此可见，上述现有的记忆体阵列的程序化方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体阵列的程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的记忆体阵列的程序化方法存在的缺陷，而提供一种新的记忆体阵列的程序化方法，所要解决的技术问题是使其在程序化阶段内浮接位元线，以藉此降低流经记忆胞串的电流，进而有助于降低记忆体阵列的功率消耗，非常适于实用。本发明的另一目的在于，提供一种新记忆体阵列的程序化方法，所要解决的技术问题是使其藉由位元线在浮接状态下所贡献的等效电容，来致使位于不同字元线上的记忆胞皆具有相同的程序化速度，进而有助于增加记忆体阵列的可靠性与整体效能，从而更加适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体阵列的程序化方法。其中，记忆体阵列包括由第一晶体管、多个记忆胞与第二晶体管串接而成的记忆胞串，且记忆体阵列的程序化方法包括下列步骤。在设定阶段内，关闭这些记忆胞中的切换记忆胞，并施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区。在程序化阶段内，浮接与记忆胞串相连的位元线，并提供斜波信号至与切换记忆胞电性相连的字元线。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体阵列的程序化方法，其中所述的记忆体阵列还包括第三晶体管。其中，第三晶体管的源极端电性连接至位元线，且上述的施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区的步骤包括:开启这些记忆胞中除切换记忆胞以外的记忆胞；导通第一晶体管、第二晶体管与第三晶体管；提供第一电压至第三晶体管的漏极端；以及，提供第二电压至与第二晶体管电性相连的共源极线。前述的记忆体阵列的程序化方法，还包括，在程序化阶段内关闭第三晶体管，以浮接与记忆胞串相连的位元线。前述的记忆体阵列的程序化方法，其中提供斜波信号至与切换记忆胞电性相连的字元线的步骤包括:在程序化阶段中的第一子期间，提供电压准位逐渐上升的第一子斜波信号至字元线；以及，在程序化阶段中的第二子期间，提供电压准位逐渐下降的第二子斜波信号至字元线。其中，斜波信号是由第一子斜波信号与第二子斜波信号所构成。前述的记忆体阵列的程序化方法，其中当第一电压与第二电压之间的电压差大于预设电压时，在程序化阶段内程序化这些记忆胞中与切换记忆胞相邻的选定记忆胞。此外，当第一电压与第二电压之间的电压差不大于预设电压时，在程序化阶段内禁止选定记忆胞的程序化。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体阵列的程序化方法。其中，记忆体阵列包括由第一晶体管、多个记忆胞与第二晶体管串接而成的记忆胞串，且记忆体阵列的程序化方法包括下列步骤。在设定阶段内，关闭这些记忆胞中的切换记忆胞，并施加第一电压至切换记忆胞的第一源极/漏极区，且关闭第二晶体管。在程序化阶段内，浮接与记忆胞串相连的位元线，并施加第二电压至切换记忆胞的第二源极/漏极区，且提供斜波信号至与切换记忆胞电性相连的字元线。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的记忆体阵列的程序化方法，其中所述的记忆体阵列还包括一第三晶体管，该第三晶体管的源极端电性连接至该位元线，且施加该第一电压至该切换记忆胞的该第一源极/漏极区的步骤包括:开启该些记忆胞中除该切换记忆胞以外的记忆胞；导通该第一晶体管与该第三晶体管；以及提供该第一电压至该第三晶体管的漏极端。前述的记忆体阵列的程序化方法，还包括:在该程序化阶段内，关闭该第三晶体管，以浮接与该记忆胞串相连的该位元线。前述的记忆体阵列的程序化方法，其中施加该第二电压至该切换记忆胞的该第二源极/漏极区的步骤包括:导通该第二晶体管；以及提供该第二电压至与该第二晶体管电性相连的一共源极线。前述的记忆体阵列的程序化方法，其中提供该斜波信号至与该切换记忆胞电性相连的该字元线的步骤包括:在该程序化阶段中的一第一子期间，提供电压准位逐渐上升的一第一子斜波信号至该字元线；以及在该程序化阶段中的一第二子期间，提供电压准位逐渐下降的一第二子斜波信号至该字元线，其中该斜波信号是由该第一子斜波信号与该第二子斜波信号所构成。前述的记忆体阵列的程序化方法，其中当该第一电压与该第二电压之间的电压差大于一预设电压时，该程序化阶段内程序化该些记忆胞中与该切换记忆胞相邻的一选定记忆胞，当该第一电压与第二电压之间的电压差不大于该预设电压时，在该程序化阶段内禁止该选定记忆胞的程序化。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆体阵列的程序化方法至少具有下列优点及有益效果:本发明通过先施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区，并藉由位元线的浮接以及供应至切换记忆胞的斜波信号来程序化选定记忆胞。藉此，由于位元线在程序化阶段内是处在浮接的状态，故可降低流经记忆胞串的电流。再者，本发明可藉由位元线在浮接状态下所贡献的等效电容，来致使位于不同字元线上的选定记忆胞皆具有相同的程序化速度。综上所述，本发明是有关于一种记忆体阵列的程序化方法，其中，记忆体阵列包括由第一晶体管、多个记忆胞与第二晶体管串接而成的记忆胞串，且记忆体阵列的程序化方法包括下列步骤。在设定阶段内，关闭这些记忆胞中的切换记忆胞，并施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区。在程序化阶段内，浮接与记忆胞串相连的位元线，并提供斜波信号至与切换记忆胞电性相连的字元线。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1是依据本发明的一实施例的记忆体阵列的示意图。图2是依据本发明的一实施例的记忆体阵列的程序化方法的流程图。图3是依据本发明的一实施例的程序化记忆体阵列的波形图。图4是用以说明步骤S210的细部步骤的流程图。图5与图6分别是依据本发明的另一实施例的程序化记忆体阵列的波形图。图7是依据本发明 的又一实施例的程序化记忆体阵列的波形图。图8是依据本发明的另一记忆体阵列的程序化方法的流程图。100:记忆体阵列110:记忆胞串Sffl:第一晶体管 SW2:第二晶体管SW3:第三晶体管 101 116:记忆胞CP:电容BL:位元线CSL:共源极线SSL:串选择线GSL:接地选择线 WLl WL16:字元线Vl:第一电压Vsl、Vgl:选择电压Vpd、Vps:导通电压 Vpgm:程序化电压Vsw:切换电压V2:第二电压Vpcs:预充电压VBL:位元线电压GND:接地电压S210、S220:用以说明图2实施例的各步骤流程T31:设定阶段T32:程序化阶段Srp:斜波信号S410 S440:用以说明图4实施例的各步骤流程S61:第一子斜波信号S62:第二子斜波信号S810、S820:用以说明图8实施例的各步骤流程
具体实施例方式为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体阵列的程序化方法其具体实施方式
、方法、步骤、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。图1是依据本发明的一实施例的记忆体阵列的示意图。参阅图1所示，记忆体阵列100包括多个记忆胞串，且为了说明方便起见，图1仅绘示出记忆胞串儿O。其中，记忆胞串Iio包括第一晶体管SW1、多个记忆胞101 116与第二晶体管SW2。第一晶体管SW1、记忆胞101 116与第二晶体管SW2相互串接在位元线BL与共源极线CSL之间。此外，第一晶体管SWl与第二晶体管SW2的栅极端分别电性连接至串选择线SSL与接地选择线GSL，且记忆胞101 116电性连接至字元线WLl WL16。记忆体阵列100还包括第三晶体管SW3与电容CP。其中，第三晶体管SW3的源极端电性连接位元线BL，且第三晶体管SW3的漏极端用以接收第一电压VI。藉此，位元线BL是否可以接收到第一电压VI，将取决于第三晶体管SW3的导通状态。另一方面，电容CP电性连接位元线BL，且电容CP远大于记忆胞串110所贡献的通道电容CH，例如:CP= 100*CH。在实际应用上，电容CP可例如是位元线BL的等效电容。或者，电容CP也可由额外所配置的附加电容与位元线BL的等效电容所构成。图2是依据本发明的一实施例的记忆体阵列的程序化方法的流程图，且图3是依据本发明的一实施例的程序化记忆体阵列的波形图，以下请同时参照图1至图3来看记忆体阵列的程序化方法。在此，如图2的步骤S210所示，在设定阶段内，将关闭多个记忆胞中的切换记忆胞，并施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区。举例来说，如图1所示，倘若此刻是要对记忆胞107写入资料，则记忆胞107将被视为选定记忆胞，而与记忆胞107相邻的记忆胞108则被视为切换记忆胞，且其余的记忆胞101 106与109 116则被视为非选定记忆胞。为了程序化选定记忆胞107，在设定阶段T 31内，将提供切换电压Vsw至字元线WL8，以关闭切换记忆胞108。此外，图4是用以说明步骤S210的细部步骤的流程图。以下请同时参照图1、图3与图4来看，步骤S210中施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区的细部流程。如步骤S410所示，记忆胞101 116中除切换记忆胞108以外的记忆胞，亦即选定记忆胞107与非选定记忆胞101 106与109 116，将被开启。例如:在设定阶段T31内，将提供导通电压Vpd至字元线WLl WL6，并提供导通电压Vps至字元线WL9 WL16，以藉此开启非选定记忆胞101 106与109 116。此外，将提供程序化电压Vpgm至字元线WL7，以藉此开启选定记忆胞107。再者，如步骤S420所示，将导通第一晶体管SW1、第二晶体管SW2与第三晶体管Sff30例如:在设定阶段T31内，将提供选择电压Vsl与Vgl分别至第一晶体管SWl与第二晶体管SW2的栅极端，并提供预充电压Vpc s至第三晶体管SW3的栅极端，以藉此导通第一晶体管SW1、第二晶体管SW2与第三晶体管SW3。此外，随着第一晶体管SWl的导通与记忆胞101 107的开启，将可形成通道120。再者，随着第二晶体管SW2的导通与记忆胞109 116的开启，将可形成通道130。此外，如步骤S430所示，将提供第一电压Vl至第三晶体管SW3的漏极端。藉此，位元线BL将可接收到第一电压VI，进而通过通道120施加第一电压Vl至切换记忆胞108的第一源极/漏极区。此外，此时的第一电压Vl也会对电容CP进行充电。另一方面，如步骤S440所示，将提供第二电压V2至共源极线CSL。藉此，第二电压V2将可通过通道130而被施加至切换记忆胞108的第二源极/漏极区。请继续参阅图1至图3所示。当切换记忆胞108的第一源极/漏极区与第二源极/漏极区分别被施加第一电压Vl与第二电压V2之后，如步骤S220所示，将在程序化阶段内，浮接与记忆胞串相连的位元线，并提供斜波信号至与切换记忆胞电性相连的字元线。举例来说，在程序化阶段T32内，将停止提供预充电压Vpcs至第三晶体管SW3的栅极端。藉此，将可关闭第三晶体管SW3，并进而浮接位元线BL。值得注意的是，虽然位元线BL是处在浮接的状态，但是由于在设定阶段T31内已将第一电压Vl储存至电容CP，因此在程序化阶段T32的初期，电容CP依旧可以持续地供应第一电压Vl至位元线BL。此外，在程序化阶段T32内，将提供电压准位逐渐上升的斜波信号Srp至字元线WL8。藉此，随着斜波信号Srp的电压准位的逐渐上升，将致使切换记忆胞108从完全不导通(ful ly-of f)的状态逐渐转换成完全导通(fully-on)的状态。此外，在程序化阶段T 32的初期，电容CP依旧可以持续地供应第一电压Vl至位元线BL。因此，当第一电压Vl与第二电压V2之间的电压差大于预设电压时，例如，当第一电压Vl与第二电压V2分别为位元线电压VBL与接地电压GND时，随着切换记忆胞108的导通状态的改变，切换记忆胞108的第一源极/漏极区的电压将从第一电压Vl逐渐下拉至第二电压，并产生由通道130至通道120的电子流。藉此，随着切换记忆胞108的第一源极/漏极区的电压的改变，在某一时刻，将引发选定记忆胞107的通道内的电子有足够的能量注入至选定记忆胞107的浮置栅内，进而在程序化阶段T32内完成对选定记忆胞107的程序化操作。另一方面，当第一电压Vl与第二电压V2之间的电压差不大于预设电压时，例如，当第一电压Vl与第二电压V2皆为接地电压GND时，则无法在程序化阶段T32内程序化选定记忆胞107。换言之，在第二电压V2被设定为接地电压GND的情况下，倘若所提供的第一电压Vl为如图3所示的位元线电压VBL，则可在程序化阶段T32程序化选定记忆胞107。反之，倘若所提供的第一电压Vl为接地电压GND，则在程序化阶段T32内将禁止选定记忆胞107被程序化。值得一提的是，在程序化阶段T32内，位元线BL是处在浮接的状态，并由电容CP供应其所需的第一电压VI。因此，在程序化阶段T32内，位元线BL所接收的第一电压Vl的位准将随着电容CP的放电而逐渐下降，进而降低流经记忆胞串110的电流。此外，由于电容CP远大于记忆胞串110所贡献的通道电容CH，因此在程序化阶段T32内不同字元线上的选定记忆胞所看到的等效电容都将趋近于电容CP。因此，位于不同字元线上的选定记忆胞皆具有相同的程序化速度。
再者，虽然图3列举了程序化记忆体阵列的波形图，但其并非用以限定本发明。举例来说，图5与图6分别是依据本发明的另一实施例的程序化记忆体阵列的波形图。请同时参照图3与图5来看，两者最大不同之处在于，在图3的实施例中，在设定阶段T31与程序化阶段T32内，都持续地供应位元线电压VBL (亦即第一电压VI)至第三晶体管SW3的漏极端，而在图5实施例中，仅在设定阶段T31内与程序化阶段T32的初期，供应位元线电压VBL(亦即第一电压VI)至第三晶体管SW3的漏极端。然而，由于图3与图5实施例皆在程序化阶段T32内停止提供预充电压Vpcs至第三晶体管SW3的栅极端，因此无论在程序化阶段T32内是否有持续地供应位元线电压VBL (亦即第一电压VI)，都将不会影响到在程序化阶段T32内位元线BL的浮接状态。再者，请同时参照图3与图6来看，两者最大不同之处在于，图6的实施例也是采用与图5的实施例相同的方式来供应位元线电压VBL (亦即第一电压VI)。此外，在图6实施例中，斜波信号Srp是由电压准位逐渐上升的第一子斜波信号S61与电压准位逐渐下降的第二子斜波信号S62所构成。亦即，在图6的实施例中，在程序化阶段中的第一子期间，提供第一子斜波信号S61至字元线WL8，并在程序化阶段中的第二子期间，提供第二子斜波信号S62至字元线WL8。藉此，在第一子期间内，切换记忆胞108将从完全不导通的状态逐渐转换成完全导通的状态。此外，在第二子期间内，切换记忆胞108将从完全导通的状态再逐渐转换成完全不导通的状态。如此一来，在程序化阶段T32内，将可对选定记忆胞107进行两次的程序化操作。更进一步来看，图7是依据本发明的又一实施例的程序化记忆体阵列的波形图。请同时参照图3与图7来看，两者最大不同之处在于，图7的实施例也是采用与图5的实施例相同的方式来供应位元线电压VBL (亦即第一电压VI)。此外，在图3实施例中，将在设定阶段T31与程序化阶段T32内，同时供应选择电压Vsl与Vgl，因此在设定阶段T31与程序化阶段T32内，第一晶体管SWl与第二晶体管SW2皆是处在导通的状态。然而，在图7的实施例中，是先在设定阶段T31内，提供选择电压Vsl，之后再在程序化阶段T32内，提供选择电压Vgl。因此，在设定阶段T31内，第二晶体管SW2是处在不导通的状态，故无法施加第二电压V2至切换记忆胞108的第二源极/漏极区。反之，在程序化阶段T32内，第二晶体管SW2将导通，故可施加第二电压V2至切换记忆胞108的第二源极/漏极区。再者，在图7的实施例中，当第二晶体管SW2导通后或者随着第二晶体管SW2的导通，将接着提供斜波信号Srp至字元线WL8。藉此，如同上述各个实施例所述的，此时切换记忆胞108将从完全不导通的状态逐渐转换成完全导通的状态。相对地，将可依据第一电压Vl与第二电压V2之间的电压差，来决定是否对选定记忆胞107的程序化操作。据此，依据图7的实施例所列举的波形图来看，将可延伸出如图8所示的另一记忆体阵列的程序化方法的流程图。其中，如步骤S810所示，在设定阶段内，关闭多个记忆胞中的切换记忆胞，并施加第一电压至切换记忆胞的第一源极/漏极区，且关闭第二晶体管。此夕卜，如步骤S820所示，在程序化阶段内，浮接与记忆胞串相连的位元线，并施加第二电压至切换记忆胞的第二源极/漏极区，且提供斜波信号至与切换记忆胞电性相连的字元线。综观图8与图2所列举的程序化方法的流程图来看，如同之前所述的，两者最大的不同之处在于，两者施加第二电压至切换记忆胞的第二源极/漏极区的时间点是不相同的。但是，图8与图2的实施例都是在切换记忆胞108的第一源极/漏极区与第二源极/漏极区分别被施加第一电压Vl与第二电压V2之后，藉由切换记忆胞108的导通状态的改变来程序化选定记忆胞107。因此，图8的实施例中各步骤的细部流程皆已包含在上述各实施例中，故在此不予赘述。综上所述，本发明是先施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区，之后藉由位元线的浮接以及切换记忆胞的导通状态的改变来程序化选定记忆胞。藉此，由于位元线在程序化阶段内是处在浮接的状态，故可降低流经记忆胞串的电流，进而有助于将低记忆体阵列的功率消耗。再者，本发明可藉由位元线在浮接状态下所贡献的等效电容，来致使位于不同字元线上的选定记忆胞皆具有相同的程序化速度，进而有助于增加记忆体阵列的可靠性与整体效能。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种记忆体阵列的程序化方法，其特征在于其中该记忆体阵列包括由一第一晶体管、多个记忆胞与一第二晶体管串接而成的一记忆胞串，且该记忆体阵列的程序化方法包括以下步骤: 在一设定阶段内，关闭该些记忆胞中的一切换记忆胞，并施加一第一电压与一第二电压至该切换记忆胞的一第一源极/漏极区与一第二源极/漏极区；以及 在一程序化阶段内，浮接与该记忆胞串相连的一位元线，并提供一斜波信号至与该切换记忆胞电性相连的一字元线。
2.根据权利要求1所述的记忆体阵列的程序化方法，其特征在于其中所述的记忆体阵列还包括一第三晶体管，该第三晶体管的源极端电性连接至该位元线，且施加该第一电压与该第二电压至该切换记忆胞的该第一源极/漏极区与该第二源极/漏极区的步骤包括: 开启该些记忆胞中除该切换记忆胞以外的记忆胞； 导通该第一晶体管、该第二晶体管与该第三晶体管； 提供该第一电压至该 第三晶体管的漏极端；以及 提供该第二电压至与该第二晶体管电性相连的一共源极线。
3.根据权利要求2所述的记忆体阵列的程序化方法，其特征在于还包括: 在该程序化阶段内，关闭该第三晶体管，以浮接与该记忆胞串相连的该位元线。
4.根据权利要求1所述的记忆体阵列的程序化方法，其特征在于其中提供该斜波信号至与该切换记忆胞电性相连的该字元线的步骤包括: 在该程序化阶段中的一第一子期间，提供电压准位逐渐上升的一第一子斜波信号至该字元线；以及 在该程序化阶段中的一第二子期间，提供电压准位逐渐下降的一第二子斜波信号至该字元线，其中该斜波信号是由该第一子斜波信号与该第二子斜波信号所构成。
5.根据权利要求1所述的记忆体阵列的程序化方法，其特征在于其中当该第一电压与该第二电压之间的电压差大于一预设电压时，在该程序化阶段内程序化该些记忆胞中与该切换记忆胞相邻的一选定记忆胞，当该第一电压与第二电压之间的电压差不大于该预设电压时，在该程序化阶段内禁止该选定记忆胞的程序化。
6.一种记忆体阵列的程序化方法，其特征在于其中该记忆体阵列包括由一第一晶体管、多个记忆胞与一第二晶体管串接而成的一记忆胞串，且该记忆体阵列的程序化方法包括以下步骤: 在一设定阶段内，关闭该些记忆胞中的一切换记忆胞，并施加一第一电压至该切换记忆胞的一第一源极/漏极区，且关闭该第二晶体管；以及 在一程序化阶段内，浮接与该记忆胞串相连的一位元线，并施加一第二电压至该切换记忆胞的一第二源极/漏极区，且提供一斜波信号至与该切换记忆胞电性相连的一字元线。
7.根据权利要求6所述的记忆体阵列的程序化方法，其特征在于其中所述的记忆体阵列还包括一第三晶体管，该第三晶体管的源极端电性连接至该位元线，且施加该第一电压至该切换记忆胞的该第一源极/漏极区的步骤包括: 开启该些记忆胞中除该切换记忆胞以外的记忆胞； 导通该第一晶体管与该第三晶体管；以及提供该第一电压至该第三晶体管的漏极端。
8.根据权利要求7所述的记忆体阵列的程序化方法，其特征在于还包括: 在该程序化阶段内，关闭该第三晶体管，以浮接与该记忆胞串相连的该位元线。
9.根据权利要求6所述的记忆体阵列的程序化方法，其特征在于其中施加该第二电压至该切换记忆胞的该第二源极/漏极区的步骤包括: 导通该第二晶体管；以及 提供该第二电压至与该第二晶体管电性相连的一共源极线。
10.根据权利要求6所述的记忆体阵列的程序化方法，其特征在于其中提供该斜波信号至与该切换记忆胞电性相连的该字元线的步骤包括: 在该程序化阶段中的一第一子期间，提供电压准位逐渐上升的一第一子斜波信号至该字元线；以及 在该程序化阶段中的一第二子期间，提供电压准位逐渐下降的一第二子斜波信号至该字元线，其中该斜波信号是由该第一子斜波信号与该第二子斜波信号所构成。
11.根据权利要求 6所述的记忆体阵列的程序化方法，其特征在于其中当该第一电压与该第二电压之间的电压差大于一预设电压时，该程序化阶段内程序化该些记忆胞中与该切换记忆胞相邻的一选定记忆胞，当该第一电压与第二电压之间的电压差不大于该预设电压时，在该程序化阶段内禁止该选定记忆胞的程序化。
全文摘要
本发明是有关于一种记忆体阵列的程序化方法，其中，记忆体阵列包括由第一晶体管、多个记忆胞与第二晶体管串接而成的记忆胞串，且记忆体阵列的程序化方法包括下列步骤。在设定阶段内，关闭这些记忆胞中的切换记忆胞，并施加第一电压与第二电压至切换记忆胞的第一源极/漏极区与第二源极/漏极区。在程序化阶段内，浮接与记忆胞串相连的位元线，并提供斜波信号至与切换记忆胞电性相连的字元线。本发明由于位元线在程序化阶段内是处在浮接的状态，故可降低流经记忆胞串的电流。另外，本发明还可藉由位元线在浮接状态下所贡献的等效电容，来致使位于不同字元线上的选定记忆胞皆具有相同的程序化速度，进而有助于增加记忆体阵列的可靠性与整体效能。
文档编号G11C8/14GK103198857SQ20121000440
公开日2013年7月10日 申请日期2012年1月4日 优先权日2012年1月4日
发明者蔡文哲 申请人:旺宏电子股份有限公司