写入驱动器电路和写入自旋矩mram的方法

写入驱动器电路和写入自旋矩mram的方法
【专利摘要】一种向自旋矩磁电阻随机存取存储器写入的写入驱动器最小化选择的列中未选择(关)的字线选择晶体管的亚阈值泄漏。在位线和/或源极线中的有效金属电阻减少而电源抗噪声能力增加。写入驱动器偏置信号与全局偏置信号隔离，并且使用第一NMOS跟随器电路或第一PMOS跟随器电路中的一个在位线的一端施加第一电压。分别使用第二或第三PMOS跟随器电路或第二或第三NMOS跟随器电路在源极线的相对端施加第二电压。
【专利说明】写入驱动器电路和写入自旋矩MRAM的方法
[0001] 本申请要求于2011年11月17日提交的申请号为61/561，139的美国临时申请的 优先权。

【技术领域】
[0002] 此处描述的示例实施例一般涉及写入自旋矩MRAM，并且更具体地，涉及当向自旋 矩MRAM写入时，在增加抗电源噪声能力的同时减少泄漏电流。

【背景技术】
[0003] 磁电子器件、自旋电子器件以及spintronic器件是利用主要由电子自旋引起的 效应的器件的同义术语。磁电子技术用在许多信息装置中来提供非易失性的、稳定的、抗辐 射的及高密度的数据存储和取回。许多磁电子信息器件包括，但不限于，磁电阻随机存取存 储器（MRAM)、磁传感器以及盘驱动器的读/写头。
[0004] 通常，MRAM包括磁电阻存储元件的阵列。每一个磁电阻存储元件通常具有包括由 不同非磁性层分隔的多个磁性层的结构，例如磁隧道结（MTJ)，并呈现随器件的磁性状态而 定的电阻。信息被存储为磁性层中的磁化矢量的方向。在一个磁性层中的磁化矢量是磁固 定的或钉扎的，而另一个磁性层中的磁化方向可以在相同方向和相反方向（其分别被称为 "平行"状态和"反平行"状态）之间自由切换。对应于平行磁状态和反平行磁状态，磁存储 器元件分别具有低（逻辑"0"状态）和高（逻辑"1"状态）电阻状态。因此，电阻的检测 允许磁电阻存储元件（例如，MTJ器件）提供存储在磁存储元件中的信息。
[0005] 存在两种完全不同的方法用于对自由层编程：场切换和自旋矩切换。在场切换 MRAM中，使用与MTJ比特邻近的电流承载线产生作用在自由层上的磁场。在自旋矩MRAM 中，利用通过MTJ本身的电流脉冲实现切换。由自旋极化的隧穿电流承载的角动量引起自 由层的反转，最终的状态（平行或反平行）由电流脉冲的极性确定。复位电流脉冲将使得 最终状态为平行或逻辑"0"。置位电流脉冲（处于与复位电流脉冲相反的极性）将使得最 终状态为反平行或逻辑"1"。已知在被构图或以其它方式布置为使得电流基本上与界面垂 直地流动的巨磁电阻器件和MTJ器件中出现自旋矩转移（spin-torque transfer)，以及在 当电流基本上垂直于畴壁流动时，在简单的线状结构中出现自旋矩转移。呈现磁电阻的任 何这样的结构具有成为自旋矩磁电阻存储元件的可能。
[0006] 自旋矩MRAM(ST-MRAM)(也称为自旋转移矩RAM(STT-RAM)由于具有无限持久性的 非易失性和在比场切换MRAM高得多的密度下的快的写入速度而成为具有潜力的新兴存储 技术。由于对ST-MRAM切换电流的要求随着MTJ尺度的降低而降低，因此ST-MRAM具有甚 至在最先进的技术节点也可以良好地缩放的潜力。然而，MTJ电阻的增加的变化性以及维 持在两个电流方向上的相对高的通过比特单元选择器件的切换电流，会限制ST-MRAM的缩 放性。写入电流通常在一个方向上比在另一个方向上高，所以选择器件需能够通过两个电 流中较大的。另外，对ST-MRAM切换电流的要求随着写入电流脉冲持续时间的减少而增加。 因此，最小ST-MRAM比特单元方法可能需要相对长的切换时间。
[0007] 编程自旋矩MRAM的传统方案是对存储器单元施加单一电流或电压脉冲以反转其 存储层的方向。脉冲的持续时间由设计要求（例如，存储器接口规范）设定。通常，写入操 作需在小于50ns内完成。将写入电压幅度设置为满足存储器写入错误率（WER)和寿命要 求。其必须大于特定的值Vw，以确保以低于规定的值WE&的错误率可靠地编程所有的比特 (位）。对于兆比特存储器，WER (I通常小于10Λ写入电压幅度还须足够低以确保长期的器 件完整性。对于磁隧道结，由于电介质击穿，升高的写入电压降低了存储器的寿命。在某些 情况下，不能找到满足期望的写入错误率WE&和所需的寿命的写入电压。已知的改善写入 错误率的方法是加一个或数个错误校正层或使用多个写入脉冲。
[0008] ST-MRAM阵列包括多个核心带（core strip)，每一个核心带包括包含多列比特单 元（磁隧道结和字线选择晶体管）的比特单元阵列。在ST-MRAM比特单元列中，通过在字线 选择晶体管的栅极（控制电极）处的正电压仅选择一行以用于写入。然而，该列中所有的未 选择的字线选择晶体管贡献了写入驱动器必然提供的亚阈值（关断泄露（off leakage)) 电流。该亚阈值泄露增加了写操作期间的总功耗，当对于给定的比特单元区域使用低阈值 电压字线晶体管以最大化写入电流时，其可以是如写入电流的25%那样高。因此，当向自旋 矩MRAM写入时，需要降低泄露电流。
[0009] 在比特单元的列中，磁隧道结的第一端连接到被称为位线的第一公共线。磁隧道 结的第二端连接到其各自的字线选择晶体管的第一电流承载电极。字线选择晶体管的第 二电流承载电极连接到被称为源极线的第二公共线。由于在一列中的大数量（例如，512 或1024)的比特单元，因此位线和源极线是长的金属线路，其可能具有显著的电阻。当使用 写入驱动器对远离列的顶端或底端的比特进行写入时，通过位线和源极线的电流导致电压 降，降低了跨磁隧道结施加的电压。
[0010] 因此，需要使来自位线和源极线的串联电阻中的电压降最小化的写入驱动器电 路。此外，从随后的【具体实施方式】和所附权利要求，结合附图以及前述的【技术领域】和背景技 术，示例实施例的其它的期望的特征和特性将变得清楚。


【发明内容】

[0011] 提供了用于对自旋矩磁电阻随机存取存储器（ST-MRAM)进行写入的写入驱动器 和方法。
[0012] 第一示例实施例是一种用于对自旋矩MRAM进行写入的方法，该方法包括：在位线 施加第一电压；以及在源极线的第一和第二端两者处施加第二电压。
[0013] 第二示例实施例是一种用于对自旋矩MRAM进行写入的方法，该方法包括：使用 PM0S跟随器电路在位线或源极线中的一个施加第一电压。
[0014] 第三示例实施例是一种耦接到自旋矩MRAM的写入驱动器，该写入驱动器包括：磁 性比特单元的列，每一个比特单元选择性地耦接在源极线和位线之间；第一 M0S跟随器晶 体管，耦接到所述源极线的第一端；第二M0S跟随器晶体管，耦接到所述源极线的第二端； 第三M0S跟随器晶体管，耦接到所述位线的一端；以及多个隔离晶体管，每一个被配置为将 多个电压中的一个提供到所述第一、第二及第三M0S跟随器晶体管的控制电极。

【专利附图】

【附图说明】
[0015] 下面将结合以下附图描述本发明，附图中相同的标号指示相同的元件，并且
[0016] 图1是已知的ST-MRAM的部分电路图；
[0017] 图2是根据第一示例实施例的ST-MRAM的部分电路图；
[0018] 图3是根据第二示例实施例的耦接到ST-MRAM的比特单元列的写入驱动器电路的 示意图；
[0019] 图4是根据第二示例实施例的写入ST-MRAM的方法的流程图；
[0020] 图5是根据第三示例实施例的耦接到ST-MRAM的比特单元列的写入驱动器电路的 示意图；以及
[0021] 图6是根据第二不例实施例的写入ST-MRAM的方法的流程图；

【具体实施方式】
[0022] 下面的具体描述从性质上讲仅仅是示例性的，而不意图限制主题的实施例或者这 些实施例的应用和使用。此处作为示例描述的任何实现方式并不必然都是优选或优于其他 实现方式。此外，其不受前面的【技术领域】、【背景技术】、
【发明内容】
或者下面的具体描述中所明 示或暗示的任何理论的约束。
[0023] 用于对自旋矩磁电阻随机存取存储器（ST-MRAM)写入的写入驱动器使所选择的 列中未选择（关断）的字线选择晶体管的亚阈值泄漏最小化。降低了来自位线和/或源极 线的有效金属电阻，增加了抗电源噪声能力。
[0024] 在ST-MRAM的第一示例实施例中，列选择电路的多个部分耦接到位线和/或源极 线的相对端。写入驱动器的多个部分耦接到列选择电路的多个部分。
[0025] 在写入驱动器的第二示例实施例中，NM0S跟随器晶体管对所选择的位线施加电压 而两个PM0S跟随器晶体管将所选择的源极线提升到第一参考电压（例如，地）之上。所述 两个PM0S跟随器晶体管的栅极电压可以是负的，其栅极电容性地耦接到写入驱动器的正 电源电压。所述NM0S跟随器晶体管的栅极可以大于正电源电压，其栅极电容性地耦接到所 述第一参考电压。全局偏置信号提供PM0S和NM0S跟随器晶体管的栅极处的电压。在写入 操作期间，偏置隔离晶体管将PM0S跟随器晶体管和NM0S跟随器晶体管的栅极与其各自的 全局偏置信号隔离。
[0026] 在第三示例实施例中，两个NM0S跟随器晶体管对所选择的源极线施加电压，而 PM0S跟随器晶体管将所选择的位线提升到第一参考电压（例如，地）之上。所述PM0S跟 随器晶体管的栅极电压可以是负的，其栅极电容性地耦接到正参考电压。所述NM0S跟随器 晶体管的栅极可以大于写入驱动器的正电源电压，其栅极电容性地耦接到所述第一参考电 压。在写入操作期间，偏置隔离晶体管将PM0S跟随器晶体管和NM0S跟随器晶体管的栅极 与其各自的全局偏置信号隔离。为了使图示简明，附图描绘了多种实施例的总体结构和/ 或构造方式。可以省去公知特征和技术的描述和细节，以避免不必要地模糊其它特征。附 图中的元件不一定按比例绘制：一些特征的尺寸相对于其它元件可以放大以帮助改善对示 例实施例的理解。
[0027] 诸如"第一"、"第二"、"第三"等的枚举术语可以用于区分类似的元件，并且并不必 然用于描述特定的空间或时间顺序。如此使用的这些术语在适当情况下是可互换的。本文 中所描述的本发明的实施例例如能够以除了本文中所说明的或以其它方式描述的那些顺 序之外的顺序使用。
[0028] 术语"包括"、"包含"、"具有"及其任何变型被同义地用于表示非排他性的包含。术 语"示例性的"表示"示例"的意义，而非"理想的"。
[0029] 为了简约起见，在本文中可能不描述本领域技术人员已知的常规技术、结构和原 理，包括，例如，标准的磁随机存取存储器（MRAM)处理技术、磁学的基本原理、以及存储器 件的基本操作原理。
[0030] 在本描述的过程中，根据示出各种示例性实施例的不同附图，相似的编号被用于 标识相似的元件。
[0031] 磁电阻随机存取存储器（MRAM)阵列包括位于多个磁电阻比特附近的写入驱动器 和感测放大器。当施加两个不同且相反极性（置位或复位）的电流中的任一个通过磁存储 元件（例如，磁隧道结（MTJ))时，写入（或编程）操作开始。在自旋转移扭矩（STT)或自旋 矩（ST)MRAM中使用这样的写入机制。对本领域技术人员来说，自旋矩效应是已知的。简要 地讲，在电子通过磁性/非磁性/磁性三层结构（其中第一磁性层比第二磁性层在磁性上 稳定得多）中的第一磁性层之后，电流变为自旋极化的。第一层与第二层相比的更高的稳 定性可以由包括以下因素中的一个或多个确定：由于厚度或磁化而导致的更大的磁矩、耦 接到相邻的反铁磁层、如合成反铁磁（SAF)结构中那样耦接到另一铁磁层、或高的磁各向 异性。自旋极化的电子越过非磁性间隔物，然后，通过自旋角动量的守恒，对第二磁性层施 加自旋矩，该自旋矩引起它的磁矩的进动，并且如果电流在合适的方向上，还切换到不同的 稳定的磁性状态。当从第一层移动到第二层的自旋极化的电子的净电流超过第一临界电流 值时，第二层将把它的磁取向切换到与第一层的磁取向平行。如果施加相反极性的偏置，则 从第二层到第一层的电子的净流将使第二层的磁取向切换到与第一层的磁取向反平行，假 定该电流的大小高于第二临界电流值。在该相反方向上的切换涉及一部分电子从间隔物与 第一磁性层之间的界面反射的并且向回行进越过非磁性间隔物而与第二磁性层相互作用。
[0032] 图1是ST-MRAM阵列116的部分示意图。ST-MRAM比特单元阵列102通过写入驱 动器106和感测放大器108 (二者与列选择电路110串联）耦接到数据存储锁存器104。操 作写入驱动器106操作来将来自数据存储锁存器104的数据写入到阵列102,并且感测放大 器108通过从阵列102读取数据以用于存储在数据存储锁存器104中而操作。数据存储锁 存器104包括多个比特，并且是存储器阵列中的数据路径的一部分。为了简单简洁起见，图 1中未示出存储器中的其它已知的电路模块（例如，字线驱动器以及行和列地址解码电路， 其可以耦接在图1中比特单元阵列102和其余的电路之间）。
[0033] ST-MRAM阵列116包括多个核心带122、124,每一个核心带包括多个磁性比特单元 126。每一个磁性比特单元126包括磁隧道结器件128和字线选择晶体管130。在每一个核 心带122、124内，每一个磁性比特126耦接在位线132和位线选择晶体管130的第一电极 之间，而每一个位线选择晶体管130的第二电极耦接到源极线134。每一个位线选择晶体管 130的控制电极耦接到电压字线136 (电压字线136中的一个耦接到在每一个核心带122、 124中的单一行的字线选择晶体管（未示出））。锁存器104的比特耦接到感测放大器108 和写入驱动器106。在另一个实施例中，包括耦接到核心带122的锁存器104的比特的锁存 器104的部分可以位于核心带122内。然而在另一个实施例中，核心带122中的感测放大 器108可以耦接到锁存器104中的不同的比特，而不是到所述耦接到写入驱动器106的比 特。
[0034] 图2是根据第一示例实施例的ST-MRAM216的部分电路图。应注意，如图2所示出 的该示例实施例的所有的与图1的示例实施例的组件类似的组件被以相似的标号指明。第 一写入驱动器部分206通过第一列选择电路部分210耦接到比特单元阵列102的一端。第 二写入驱动器部分212通过第二列选择电路部分214在相对端耦接到比特单元阵列102。 第二写入驱动器部分212还耦接到数据存储锁存器104。
[0035] 参考图3,根据第二示例实施例的写入驱动器206、212包括第一 PM0S跟随器电路 302、第二PM0S跟随器电路304、以及NM0S跟随器306,其耦接到比特单元126的列308、310。 通过源极线选择晶体管332、338、312、326以及位线选择晶体管352和358进行列308、310 的选择。在图2中，源极线选择晶体管332、338位于第一列选择电路部分210中。源极线 选择晶体管312、326以及位线选择晶体管352和358位于图2中第二列选择电路部分214 中。第二PM0S跟随器电路304位于图2中的第一写入驱动器部分206中，而第一 PM0S跟 随器电路302和NM0S跟随器电路306位于图2中的第二写入驱动器部分212中。
[0036] PM0S跟随器电路302包括开关晶体管314,其具有耦接到源极线选择晶体管312 和326的第一电流承载电极和耦接到PM0S跟随器晶体管316的第一电流承载电极的第二 电流承载电极。开关晶体管314具有耦接来接收使能信号的控制电极。PM0S跟随器晶体管 316具有耦接到电压源318 (例如，地）的第二电流承载电极和耦接到节点320的控制电极。 电容器322耦接在节点320和电压源324之间。电压源318可以是地电源。电压源324可 以是正电压电源。
[0037] 同样，PM0S跟随器电路304包括开关晶体管334,其具有耦接到源极线选择晶体管 332和338的第一电流承载电极、耦接来接收使能（enable)信号的控制电极、以及耦接到 PM0S跟随器晶体管336的第一电流承载电极的第二电流承载电极。PM0S跟随器晶体管336 具有耦接到电压源318的第二电流承载电极和耦接到节点320的控制电极。电容器342耦 接在节点320和电压源324之间。偏置隔离晶体管346具有耦接到节点320的第一电流承 载电极、耦接来接收节点368上的第一全局偏置电压的第二电流承载电极、以及用于接收 隔离使能信号的控制电极，该隔离使能信号在为高时使得将节点368连接到节点320,在为 低时将节点320与节点368隔离。
[0038] NM0S跟随器电路306包括开关晶体管354,其具有耦接到位线选择晶体管352和 358的第一电流承载电极、稱接来接收使能反（enable bar)(低有效）信号的控制电极、以 及耦接到NM0S跟随器晶体管356的电流承载电极的第二电流承载电极。NM0S跟随器晶体 管356具有耦接到电压源324的第二电流承载电极和耦接到节点360的控制电极。电容器 362耦接在节点360和参考电压318之间。偏置隔离晶体管366具有耦接到节点360的第 一电流承载电极、耦接到节点370上的第二全局偏置电压的第二电流承载电极、以及耦接 来接收偏置隔离反（bias isolation bar)(低有效）信号的控制电极，当该信号为低时使 得将节点370连接到节点360而当为高时使得将节点360与节点370隔离。
[0039] 在操作中，当耦接到ST-MRAM比特单元列的写入驱动器206、212的第二示例实施 例是启动（正在被写入）时，比特单元列308和310中的一个被选择。例如，通过在位线 选择晶体管352和源极线选择晶体管312和332的控制电极施加高电压，选择比特单元列 308。此外，通过在字线选择晶体管136的控制电极施加高电压，选择比特单元列308和310 中的仅一行比特单元。NMOS跟随器晶体管356通过位线选择晶体管352和被使能的开关晶 体管354对位线132施加高电压。PM0S跟随器晶体管316通过源极线选择晶体管312和 被使能的开关晶体管314控制源极线134大于参考电压318。类似地，PM0S跟随器晶体管 336通过源极线选择晶体管332和被使能的开关晶体管334控制源极线134大于参考电压 318。两个PM0S跟随器晶体管的栅极电压可以是负的，其栅极电容性地耦接到参考电压，例 如耦接到正电源电压324。NM0S跟随器晶体管的栅极可以大于正电源电压324,其栅极电容 性地耦接到电源电压318。在写操作期间，偏置隔离晶体管将NM0S跟随器晶体管栅极节点 360与全局偏置节点370隔离，并将PM0S跟随器晶体管栅极节点320与全局偏置节点368 隔离。在写操作期间电容性地耦接栅极节点360和320的替代实施例也是可能的。例如， 在一个实施例中，节点360可以电容性地耦接到节点320。节点320还可以耦接到电源电 压318。在又另一个实施例中，当节点320耦接到电源电压324时，节点360和节点320可 以彼此电容性地耦接。而且，在图3中未示出的附加局部跟随器电路可以使用来自节点368 和370的全局偏置电压，分别为节点320和360产生偏置电压。
[0040] 当耦接到ST-MRAM比特单元列的写入驱动器206、212的第二示例实施例不启动 (inactive)时，开关晶体管354被禁用以将NM0S跟随器晶体管356与电路的其余部分隔 离。类似地，开关晶体管314和334被禁用以分别将PM0S跟随器晶体管316和336隔离。 偏置隔离开关366和346被使能以分别将节点360连接到全局偏置节点370以及将节点 320连接到全局偏置节点368。
[0041] 参考图4,第二示例实施例的方法包括：将写入驱动器偏置信号与全局偏置信号 隔离402,使用NM0S跟随器电路306在位线132的第一端施加404第一电压，以及使用PM0S 跟随器电路302和304在源极线134的第一和第二端两者处施加406第二电压。方法400 用于施加复位写入电流通过磁隧道结器件128。替换实施例可以使用两个NM0S跟随器电路 在位线132的第一和第二端施加第一电压。另一个替换实施例可以使用至正电源电压324 的两个使能的PM0S晶体管在位线132的第一和第二端施加第一电压。
[0042] 参考图5,根据第三示例实施例的写入驱动器206、212包括第一 NM0S跟随器电路 502、第二NM0S跟随器电路504以及PM0S跟随器电路506,其都耦接到比特单元126的列 308、310。通过源极线选择晶体管532、534、512、514以及位线选择晶体管552和554做出列 308、310的选择。源极线选择晶体管532和534以及位线选择晶体管552和554位于图2 中的第一列选择电路部分210中。源极线选择晶体管512和514位于图2中的第二列选择 电路部分214中。第二NM0S跟随器电路504和PM0S跟随器电路506位于图2中的第一写 入驱动器部分206中，而第一 NM0S跟随器电路502位于图2中的第二写入驱动器部分212 中。
[0043] PM0S跟随器电路506包括开关晶体管558,其具有耦接到位线选择晶体管552和 554的第一电流承载电极，和耦接到PM0S跟随器晶体管556的第一电流承载电极的第二电 流承载电极。开关晶体管558具有耦接来接收使能信号的控制电极。PM0S跟随器晶体管 556具有耦接到电压源318 (例如，地）的第二电流承载电极和耦接到节点560的控制电极。 电容器562耦接在节点560和电压源324之间。偏置隔离晶体管566具有耦接到节点560 的第一电流承载电极、耦接到节点568上的第一全局偏置电压的第二电流承载电极、以及 耦接来接收偏置隔离信号的控制电极，该偏置隔离信号为高时使得将节点568连接到节点 560,而为低时使得将节点568与节点560隔离。
[0044] NM0S跟随器电路504包括开关晶体管538,其具有耦接到源极线选择晶体管532 和534的第一电流承载电极、耦接来接收使能反（低有效）信号的控制电极、以及耦接到 NM0S跟随器晶体管536的第一电流承载电极的第二电流承载电极。NM0S跟随器晶体管536 具有耦接到电压源324的第二电流承载电极和耦接到节点520的控制电极。电容器542耦 接在节点520和电压源318之间。偏置隔离晶体管521具有耦接到节点520的第一电流 承载电极、耦接来接收节点570上的第二全局偏置电压的第二电流承载电极，以及用于接 收隔离使能反（低有效）信号的控制电极，该隔离使能反为低时使得节点570连接到节点 520,而为高时使得节点570与节点520隔离。
[0045] 同样，NM0S跟随器电路502包括开关晶体管518,其具有耦接到源极线选择晶体管 512和514的第一电流承载电极、耦接来接收使能反（低有效）信号的控制电极，以及耦接 到NM0S跟随器晶体管516的电流承载电极的第二电流承载电极。NM0S跟随器晶体管516 具有耦接到电压源324的第二电流承载电极和耦接到节点520的控制电极。电容器522耦 接在节点520和参考电压318之间。
[0046] 在操作中，当耦接到ST-MRAM比特单元列的写入驱动器206、212的第三示例实施 例启动（正在被写入）时，选择比特单元列308和310中的一个。例如，通过在位线选择晶 体管552和源极线选择晶体管512和532的控制电极施加高电压，选择比特单元列308。此 夕卜，通过在字线选择晶体管136的控制电极施加高电压，选择比特单元列308和310中的仅 一行比特单元。NM0S跟随器晶体管516通过源极线选择晶体管512和使能的开关晶体管 518对源极线134施加高电压。同样，NM0S跟随器晶体管536通过源极线选择晶体管532 和使能的开关晶体管538对源极线134施加高电压。PM0S跟随器晶体管556通过位线选择 晶体管552和使能的开关晶体管558控制位线132大于参考电压318。PM0S跟随器晶体管 的栅极电压可以是负的，其栅极电容性地耦接到正参考电压，例如耦接到正电源电压324。 两个NM0S跟随器晶体管的栅极可以大于正电源电压324,其栅极电容性的耦接到电源电压 318。偏置隔离晶体管521将NM0S跟随器晶体管栅极节点520与全局偏置节点570隔离。 在写操作期间，偏置隔离晶体管566将PM0S跟随器晶体管栅极节点560与全局偏置节点 568隔离。在写操作期间电容性地耦接栅极节点560和520的替换实施例也是可能的。例 如，在一个实施例中，节点560可以电容性地耦接到节点520。节点520还可以耦接到电压 源318。在又一个实施例中，在节点520耦接到电压源324时，节点560和节点520可以电 容性地相互耦接。此外，附加局部跟随器电路（在图5中未示出）可以使用来自节点570 和568的全局偏置电压分别产生用于节点520和560的偏置电压。
[0047] 当耦接到ST-MRAM比特单元列的写入驱动器206、212的第三实施例未启动时，开 关晶体管518和538被禁用以分别将NM0S跟随器晶体管516和536与电路的其余部分隔 离。类似地，开关晶体管558被禁用以将PM0S跟随器晶体管556隔离。偏置隔离开关566 和521被使能以分别将节点560连接到全局偏置节点568以及将节点520连接到全局偏置 节点570。
[0048] 根据第三示例实施例的方法（参考图6)包括：将写入驱动器偏置信号与全局偏 置信号隔离602,使用NM0S跟随器电路502和504分别在源极线134的第一和第二端施加 604第三电压，以及使用PM0S跟随器电路506在位线132的一端施加606第四电压。方法 600可以用于施加置位写入电流通过磁隧道结器件128。替换实施例可以使用两个PMOS跟 随器电路在位线132的第一和第二端施加第四电压。另一个替换实施例可以使用到正电源 电压324的两个使能的PM0S晶体管在源极线134的第一和第二端施加第三电压。
[0049] 图4和图6是示出了对自旋矩MRAM进行写入的方法的示例实施例的流程图。与 方法400、600关联执行的各种任务可以通过硬件、固件或其任何组合执行。为了说明的目 的，方法400、600的描述参照上面结合图3和图5提到的元件。应理解，方法400、600可以 包括任何数量的附加或替换的任务，图4和图6中示出的任务不必按照示出的顺序执行，并 且方法400、600可以合并到具有此处未详细描述的附加功能的更全面的过程或方法中。而 且，只要期望的整体功能保持完整，可以将图4和图6中示出的一个或多个任务从方法400、 600的实施例中省略。
[0050] 总的来说，用于对自旋矩磁电阻随机存取存储器（ST-MRAM)进行写入的写入驱动 器使所选择的列中未被选择（关断）的字线选择晶体管的亚阈值泄漏最小化。通过从两端 驱动线降低了在位线和/或源极线中的有效金属电阻，通过使用NM0S跟随器电路和PM0S 跟随器电路增加了抗电源噪声能力。此处描述的示例方法包括：将写入驱动器偏置信号与 全局偏置信号隔离；使用第一 NM0S跟随器电路或第一 PM0S跟随器电路中的一个在位线的 一端施加第一电压；以及当使用所述第一 NM0S跟随器电路时，使用第二PM0S跟随器电路在 源极线的第一端以及使用第三PM0S跟随器电路在源极线的第二端施加第二电压，或者，当 使用所述第一 PM0S跟随器电路时，使用第二NM0S跟随器电路在源极线的第一端以及使用 第三NM0S跟随器电路在源极线的第二端施加第二电压。
[0051] 以上已经就特定的实施例描述了益处、其它优点及对问题的解决方案。但是，所述 益处、优点、对问题的解决方案及可以使任何益处、优点或者解决方案出现或者变得更明显 的任何项素都不应当看作任何或者全部权利要求的关键、必需或者实质性的特征或项素。 如在此所使用的，术语"包括"、"包含"或者其任何变体都是要覆盖非排他性的包括，使得包 括一列项素的处理、方法、物品或者装置不是仅仅包括这些项素，而是可以包括没有明确列 出的或者该处理、方法、物品或装置固有的其它项素。
[0052] 尽管在前面的具体描述中给出了至少一种示例实施方式，但是应当认识到，存在 大量的变体。还应当认识到，示例实施例仅仅是例子，而不是要以任何方式限制本发明的范 围、适用性或者配置。相反，以上的具体描述将为本领域技术人员提供实现本发明示例实施 例的方便的指导，应当理解，可以对示例实施方式中所描述的项素的功能和布置进行各种 变化而不偏离如所附权利要求所阐述的本发明的范围。
【权利要求】
1. 一种用于向自旋矩MRAM进行写入的方法，该方法包括： 在位线施加第一电压；以及 在源极线的第一端和第二端两者处施加第二电压。
2. 如权利要求1所述的方法，还包括： 将写入驱动器偏置信号与全局偏置信号隔离。
3. 如权利要求1所述的方法，其中所述第一电压大于所述第二电压，并且施加所述第 一电压包括： 使用NMOS跟随器电路在所述位线的一端施加所述第一电压。
4. 如权利要求3所述的方法，其中施加所述第一电压还包括： 使用NMOS跟随器电路在所述位线的第二端施加所述第一电压。
5. 如权利要求1所述的方法，其中所述第一电压高于所述第二电压，并且施加所述第 二电压包括： 使用PMOS跟随器电路在源极线的第一端和第二端两者处施加所述第二电压。
6. 如权利要求1所述的方法，其中所述第一电压小于所述第二电压，并且施加所述第 一电压包括： 使用PMOS跟随器电路在所述位线的第一端施加所述第一电压。
7. 如权利要求6所述的方法，其中施加所述第一电压还包括： 使用PMOS跟随器电路在所述位线的第二端施加所述第一电压。
8. 如权利要求1所述的方法，其中所述第一电压小于所述第二电压，并且施加所述第 二电压包括： 使用NMOS跟随器电路在所述源极线的第一端和第二端两者处施加所述第二电压。
9. 如权利要求3所述的方法，还包括： 对所述NMOS跟随器电路施加第一偏置信号；以及 对所述NMOS跟随器电路施加正电源电压，所述第一偏置信号大于所述正电源电压。
10. 如权利要求9所述的方法，还包括： 将所述第一偏置信号电容性地耦接到地电源电压。
11. 如权利要求9所述的方法，还包括： 使用PMOS跟随器电路在所述源极线的第一端和第二端施加所述第二电压； 施加第二偏置信号到所述PMOS跟随器电路；以及 将所述第一偏置信号电容性地耦接到正电源电压或地电源电压中的一个以及所述第 二偏置信号。
12. 如权利要求11所述的方法，其中所述第二偏置信号是负的并且小于所述地电源电 压。
13. 如权利要求11所述的方法，还包括： 将所述第二偏置信号电容性地耦接到所述正电源电压或所述地电源中的一个。
14. 一种用于对自旋矩MRAM进行写入的方法，该方法包括： 使用PMOS跟随器电路在位线或源极线中的一个处施加第一电压。
15. 如权利要求14所述的方法，还包括： 使用NMOS跟随器电路对所述位线或所述源极线中的与施加所述第一电压的不同的另 一个施加第二电压。
16. 如权利要求14所述的方法，还包括： 在源极线的第一端和第二端两者处施加所述第一电压或第二电压中的一个。
17. 如权利要求14所述的方法，还包括： 对所述PMOS跟随器电路提供第一偏置信号，所述第一偏置信号与第一全局偏置信号 隔离并且电容性地耦接到第一参考电压。
18. 如权利要求15所述的方法，还包括： 对所述NMOS跟随器电路提供第二偏置信号，所述第二偏置信号与第二全局偏置信号 隔离并且电容性地耦接到第二参考电压。
19. 一种耦接到自旋矩MRAM的写入驱动器，包括： 一列磁性位单元，每一个选择性地耦接在源极线和位线之间； 第一 MOS跟随器晶体管，耦接到所述源极线的第一端； 第二MOS跟随器晶体管，耦接到所述源极线的第二端； 第三MOS跟随器晶体管，耦接到所述位线的一端；以及 多个隔离晶体管，每一个被配置为对所述第一、第二及第三MOS跟随器晶体管的控制 电极提供多个电压中的一个。
20. 如权利要求19所述的写入驱动器，还包括： 第一电容器，耦接在所述第一 MOS跟随器晶体管的控制电极和第一参考电压之间； 第二电容器，耦接在所述第二MOS跟随器晶体管的控制电极和所述第一参考电压之 间；以及 第三电容器，耦接在所述第三MOS跟随器晶体管的控制电极和第二参考电压之间；
21. 如权利要求19所述的写入驱动器，其中所述第一 MOS跟随器晶体管和第二MOS跟 随器晶体管每一个都包括PMOS跟随器晶体管，并且所述第三MOS跟随器晶体管包括NMOS 跟随器晶体管。
22. 如权利要求19所述的写入驱动器，其中所述第一 MOS跟随器晶体管和第二MOS跟 随器晶体管每一个都包括NMOS跟随器晶体管，并且所述第三MOS跟随器晶体管包括PMOS 跟随器晶体管。
【文档编号】G11C7/00GK104115228SQ201280065461
【公开日】2014年10月22日 申请日期:2012年11月19日 优先权日:2011年11月17日
【发明者】S·M·阿拉姆, T·安德烈 申请人:艾沃思宾技术公司