3d非易失性存储器的擦除禁止的制作方法

3d非易失性存储器的擦除禁止的制作方法
【专利摘要】用于3D堆叠的存储器设备的擦除处理进行对NAND串的双侧擦除直到一个或多个NAND串通过擦除-验证测试(518)，然后进行其余NAND串的一侧擦除(526)。双侧擦除从源极侧端和漏极侧端对NAND串的主体充电(510)，而一侧擦除从漏极侧端对NAND串的主体充电。与一个位线相关联的NAND串形成集合。当该集合满足集合擦除-验证条件时，比如该集合的一个、所有或者某些指定部分的NAND串通过擦除-验证测试时，可以发生到一侧擦除的切换(518)。当不多于指定数量的NAND串没有满足擦除-验证测试时，擦除操作可以结束(516,520)。因此，减少了存储器单元的擦除降级(degration)。
【专利说明】3D非易失性存储器的擦除禁止
【技术领域】
[0001]本发明涉及用于擦除3D非易失性存储器设备中的存储器单元的技术。
【背景技术】
[0002]近来，已经提出了使用有时称为位成本可扩展(Bit Cost Scalable) (BiCS)架构的3D堆叠的存储器结构的极高密度存储设备。例如，3D NAND堆叠的存储器设备可以由交替的导电层和介电层的阵列形成。在这些层中钻出存储器孔以同时定义许多存储器层。然后通过用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管形或U形NAND串(P-BiCS)包括一对垂直列的存储器单元，该对垂直列的存储器单元在两个存储器孔中延伸并且通过底部背栅极(back gate)而接合。存储器单元的控制栅极由导电层提供。
【专利附图】

【附图说明】
[0003]在不同的图中，类似标号的元素指代共同的组件。
[0004]图1A是3D堆叠的非易失性存储器设备的透视图。
[0005]图1B是图1A的3D堆叠的非易失性存储器设备100的功能框图。
[0006]图1C绘出包括U形NAND串的图1A的块BLKO的实施例。
[0007]图1D绘出包括直的NAND串的图1A的块BLKO的实施例。
[0008]图2A绘出具有与图1C 一致的U形NAND串的3D非易失性存储器设备的字线层的顶视图，示出了字线层部分和相关联的驱动器。
[0009]图2B绘出图2A的3D非易失性存储器设备的选择栅极层的顶视图，示出了漏极侧选择栅极线、源极侧选择栅极线和相关联的驱动器。
[0010]图2C绘出图2A的3D非易失性存储器设备的源极线层的顶视图，示出源极线和相关联的驱动器。
[0011]图2D绘出图2A的3D非易失性存储器设备的位线层的顶视图，示出了位线和相关联的驱动器。
[0012]图2E绘出图2A的3D非易失性存储器设备的块的沿着图2A的NAND串的集合AO的线200的截面图。
[0013]图2F绘出图2E的列CO的区域269的近距离视图，示出了漏极侧选择栅极S⑶O和存储器单元Mc6，0。
[0014]图2G绘出图2F的列CO的截面图。
[0015]图3绘出图2E中的诸如集合AO的NAND串的示例集合中的存储器单元的布置。
[0016]图4A绘出擦除的状态和较高的数据状态的阈值电压分布。
[0017]图4B绘出擦除操作中的一系列擦除脉冲和验证脉冲。
[0018]图5A绘出对于存储器单元的块的擦除操作的一个实施例。
[0019]图5B绘出图5A的步骤510 (两侧擦除)的细节。[0020]图5C绘出图5A的步骤526 ( 一侧擦除)的细节。
[0021]图6A-6E绘出擦除操作的擦除验证迭代(iteration)的擦除部分中的电压。
[0022]图7A-7C绘出擦除操作的擦除验证迭代的验证部分中的电压。
[0023]图8A绘出具有与图1D —致的直的NAND串的3D非易失性存储器设备的字线层的顶视图，示出相关联的驱动器。
[0024]图SB绘出图8A的3D非易失性存储器设备的选择栅极层的顶视图，示出漏极侧选择栅极线和相关联的驱动器。
[0025]图SC绘出图8A的3D非易失性存储器设备的选择栅极层的顶视图，示出源极侧选择栅极线和相关联的驱动器。
[0026]图8D绘出图8A的3D非易失性存储器设备的源极线层的顶视图，示出源极线和相关联的驱动器。
[0027]图SE绘出图8A的3D非易失性存储器的位线层的顶视图，示出位线和相关联的驱动器。
[0028]图8F绘出图8A的3D非易失性存储器设备的块的沿着图8A的NAND串的集合BO的线800的截面图。
[0029]图9绘出图8F中的诸如集合BO的NAND串的示例集合中的存储器单元的布置。【具体实施方式】
[0030]3D堆叠的非易失性存储器设备可以按多个块布置，其中通常每次一个块地进行擦除操作。擦除操作可以包括多个擦除-验证重复，进行这些擦除-验证重复直到满足该块的擦除-验证条件，此时擦除操作结束。一种方法是擦除-验证条件允许预定数量的失败位。也就是说，即使小数量的存储器单元还没有达到擦除状态，也可以声称擦除操作成功。但是，此方法不禁止过度擦除快速擦除的存储器单元。因此，可能发生某些存储器单元的过度擦除，导致随着在隧穿路径中累积过多的孔，存储器单元严重降级。
[0031]但是，不同于2D NAND结构，在2D NAND结构中p-井基板对于所有块是公共的，3D堆叠的非易失性存储器设备具有用于每个NAND串沟道的各自的薄多晶硅主体，其偏压可以由位线(BL)、源极线(SL)、漏极侧选择栅极(SGD)和源极侧选择栅极(SGS)电压来控制。在称为两侧擦除的正常擦除操作中，在SGD和SGS晶体管两者处产生栅极引发的漏极泄漏(GIDL)电流。BL和SL被偏压在Verase，并且S⑶和SGS被偏压在Vsg。在一个方法中，一旦与相同位线相关联的所有存储器单元通过擦除-验证测试(例如达到擦除状态)，相关联的位线电压就降低到Vsg+(O?2V)，以便在位线/漏极侧在下一擦除脉冲时不产生GIDL电流。同时，源极线电压也降低到Vsg+(0?2V)，使得对于所有沟道，在源极线侧将不产生对于擦除操作的所有接下来的擦除脉冲的GIDL电流。因此，对于通过擦除-验证测试的存储器单元实现擦除禁止，而没有通过的那些存储器单元将在一侧擦除中被仅在位线侧产生的GIDL电流而擦除。这避免了对相对快速达到擦除状态的单元的过度擦除。
[0032]在以下讨论中，在图1A到图3以及图8A到图9中大体地提供3D堆叠的非易失性存储器设备的结构细节，并且在图4A到图7C中大体地提供擦除操作的细节。
[0033]图1A是3D堆叠的非易失性存储器设备的透视图。存储器设备100包括基板101。在该基板上是存储器单元的示例的块BLKO和BLKl以及具有用于由块使用的电路的外围区域106。基板101还可以承载在块之下的电路以及在导电路径中图案化(pattern)的用于运载电路的信号的一个或多个较低金属层。块被形成在存储器设备的中间区域102中。在存储器设备的较高区域103中，在导电路径中图案化一个或多个较高金属层以运载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替的级(level)表示字线。在一个可能的方法中，每个块具有相对的分层侧，垂直接触从该相对的分层侧向上延伸到较高金属层以形成到导电路径的连接。尽管绘出了两个块作为例子，但是可以使用在X方向和/y方向延伸的另外的块。
[0034]在一个可能的方法中，平面在X方向上的长度表示到字线的信号路径在一个或多个较高金属层中延伸的方向，并且平面在y方向上的宽度表示到位线的信号路径在一个或多个较高金属层中延伸的方向。Z方向表不存储器设备的高度。
[0035]图1B是图1A的3D堆叠的非易失性存储器设备100的功能框图。存储器设备100可以包括一个或多个存储器裸片108。存储器裸片108包括存储元件150的3D (三维)存储器阵列(例如包括块BLKO和BLK1)、控制电路110以及读/写电路165。存储器阵列150可由字线经由行解码器130寻址以及由位线经由列解码器160寻址。读/写电路165包括多个感测块140 (感测电路)，并允许并行读取或编程一页的存储元件。通常，控制器150被包括在与一个或多个存储器裸片108相同的存储器设备100(例如可移除存储卡)中。经由线120在主机和和控制器150之间以及经由线118在控制器以及一个或多个存储器裸片108之间传送命令和数据。
[0036]控制电路110与读/写电路165协作以对存储器阵列150进行存储器操作，并且包括状态机112、芯片上地址解码器114和电力控制模块116。状态机112提供对存储器操作的芯片级控制。芯片上地址解码器114提供在由主机或存储器控制器使用的地址与由解码器130和160使用的硬件地址之间的地址接口。电力控制模块116控制在存储器操作期间提供给字线和位线 的电力和电压。其可以包括用于字线层和字线层部分的驱动器、漏极侧以及源极侧选择栅极驱动器(例如指代例如诸如NAND串的存储器单元串的漏极侧和源极侧或者端)以及源极线。在一种方法中，感测块140可以包括位线驱动器。
[0037]在一些实现方式中，一些组件可以被组合。在各种设计中，除了存储器阵列150之外的组件中的一个或多个(单独地或者组合地)可以被认为是至少一个控制电路。例如，至少一个控制电路可以包括以下的任意一个或其组合:控制电路110、状态机112、解码器114/160、电力控制116、感测块140、读/写电路165和控制器150，等等。
[0038]在另一实施例中，非易失性存储器系统使用双行/列解码器和读/写电路。在阵列的相对侧以对称方式实现各种外围电路对存储器阵列150的访问，使得每侧的访问线和电路的密度降低一半。因此，行解码器被分割为两个行解码器，并且列解码器被分割为两个列解码器。类似地，读/写电路被分割为从阵列150的底部连接到位线的读/写电路和从阵列150的顶部连接到位线的读/写电路。以此方式，读/写模块的密度降低一半。
[0039]也可以使用除了 NAND闪存之外的其他类型的非易失性存储器。
[0040]图1C绘出图1A的块BLKO的实施例，其包括U形NAND串。块BLKO包括按集合(集合A0、集合Al、集合A2、集合A3、……、集合An，其中一块中存在n_l个集合)布置的U
形NAND串。每个NAND串集合与一条位线(BLAO、BLAl、BLA2、BLA3、......、BLAn)相关联。
在一种方法中，与一条位线相关联的一个块中的所有NAND串处于相同的集合中。因此每个U形NAND串具有两列存储器单元——漏极侧列和源极侧列。例如，集合AO包括NAND串NSAO (具有漏极侧列CO和源极侧列Cl) ,NSAl (具有漏极侧列C3和源极侧列C2)、NSA2 (具有漏极侧列C4和源极侧列C5)、NSA3 (具有漏极侧列C7和源极侧列C6)、NSA4 (具有漏极侧列C8和源极侧列C9)以及NSA5 (具有漏极侧列Cll和源极侧列C10)。源极线横向延伸到位线，并且包括SLA0、SLA1和SLA2。源极线接合集合中的源极侧列的相邻NAND串。例如，SLAO接合Cl和C2，SLAl接合C5和C6，SLA2接合C9和C10。在一个方法中，一块中的源极线彼此接合并且由一个驱动器来驱动。在此例子中，位线和源极线在存储器单元阵列之上。
[0041]图1D绘出了包括直的NAND串的图1A的块BLKO的实施例。块BLKOB包括按集合布置的直的NAND串(集合B0、集合B1、集合B2、集合B3、……、集合Bn，其中一个块中存在
η-1个集合)。每个NAND串集合与一条位线相关联(BLB0、BLB1、BLB2、BLB3、......、BLBn)。
在一个方法中，与一条位线相关联的一块中的所有NAND串处于相同的集合中。每个直的NAND串具有一列存储器单元。例如,集合AO包括NAND串NSBO、NSBl、NSB2、NSB3、NSB4和
NSB5。源极线平行地延伸到位线并且包括SLBO、SLBl、SLB2、SLB3、......、SLBn。在一个方
法中，一块中的源极线彼此接合并且由一个驱动器来驱动。在此例子中，位线在存储器单元阵列之上，并且源极线在存储器单元阵列之下。 [0042]图2A绘出与图1C 一致的具有U形NAND串的3D非易失性存储器设备的字线层的顶视图，示出了字线层部分和相关联的驱动器。这是堆叠中的多个字线层中的代表层。还参考图2E，该堆叠包括交替的介电层和导电层。介电层包括DO到D8并且可以由例如Si02制成。导电层包括:BG，其是背栅极层；WL0到WL6，其形成字线层，例如到该层处的存储器单元的控制栅极的导电路径；以及SG，其形成选择栅极层，例如到NAND串的选择栅极的控制栅极的导电路径。图2A的字线层可以表示例如WLO到WL6的任意一个。导电层可以包括例如掺杂的多晶硅或者金属硅化物。5-10V的示例电压可以被施加到背栅极以维持连接漏极侧和源极侧列的导电状态。
[0043]图2A绘出图1C的块BLKOA以及类似的块BLKlA作为例子。对于每个块，字线层被划分为两个字线层部分，例如在BLKOA中的字线层部分WLAl和WLA2以及在BLKlA中的WLBl和WLB2。每个块包括狭缝图案。狭缝涉及例如在堆叠中通常从底部的蚀刻停止层垂直地延伸到堆叠的至少顶部层的空隙(void)。可以用绝缘物填充该狭缝以将字线层部分彼此绝缘。BLKOA的狭缝208是在块中以Z字形样式延伸的单个连续的狭缝，使得该块被划分为两个部分WLAl和WLA2，它们彼此绝缘。类似地，BLKlA的狭缝209将BLKlA划分为两个部分WLBl和WLB2，它们彼此绝缘。此方法在扩展存储器单元方面可以提供更大的灵活性，因为可以独立地驱动字线层部分。
[0044]每个块包括由圆圈表示的柱形的、例如垂直的存储器单元孔或柱的行。每行表示该图中的垂直组的列。存储器孔在该堆叠中垂直地延伸并且包括诸如按垂直的NAND串的存储器单元。BLKOA中的沿着线200的存储器单元的示例列包括CO到C11。该图表示简化，因为通常将使用延伸至该图的右侧和左侧的更多行的存储器孔。而且，这些图不是一定按比例的。存储器单元的列可以布置在BLKOA中的子块201到206以及BLKlA中的子块221到226。当使用U形NAND串时，每个子块可以包括两相邻行的存储器单元的列。在子块中，相邻行通过狭缝而分离。在狭缝的一侧的存储器单元的列是漏极侧列(例如图2E中的CO、C3、C4、C7、C8和Cll)，并且在狭缝的另一侧的存储器单元的列是源极侧列(例如图2E中的Cl、C2、C5、C6、C9和CIO)。注意，两个漏极侧列之间的两个源极侧列的样式在y方向上重复。
[0045]字线驱动器WL0A1-DR、WL0A2-DR、WLlAl-DR 和 WL1A2-DR 分别向字线层部分 WLAl、WLA2、WLBl和WLB2独立地提供诸如电压波形的信号。
[0046]附图不是按比例的并且没有示出所有的存储器列。例如，更现实的块可能如所示在y方向上具有12个存储器列，但是在X方向上具有非常大的数量、比如32k个存储器列，一块中总共384k个存储器列。对于U形NAND串，存在192K个NAND串。对于直的NAND串，存在384k个NAND串。
[0047]图2B绘出图2A的3D非易失性存储器设备的选择栅极层的顶视图，示出了漏极侧选择栅极线、源极侧选择栅极线和相关联的驱动器。例如，这可以表示图2E的层SG。单独的选择栅极线、例如导线或路径与存储器单元列的每行相关联。此外，单独的选择栅极线可以连接到U形NAND串的漏极侧列和源极侧列。例如，BLKOA包括:漏极侧选择栅极线231、234、235、238、239和242，它们分别由选择栅极驱动器S⑶OAO-DR到S⑶0A5-DR驱动；以及源极侧选择栅极线232、233、236、237、240和241，它们分别由选择栅极驱动器SGS0A0-DR到SGS0A5-DR驱动(DR表示驱动器)。类似地，BLKl包括:漏极侧选择栅极线251、254、255、258,259和262，它们分别由选择栅极驱动器S⑶6-DR到S⑶Il-DR驱动；以及源极侧选择栅极线252、253、256、257、260和261，它们分别由选择栅极驱动器SGS0A1-DR到SGS1A5-DR驱动。选择栅极驱动器向选择栅极线提供诸如电压波形的信号。
[0048]图2C绘出图2A的3D非易失性存储器设备的源极线层的顶视图，示出源极线和相关联的驱动器。例如，这可以表示图2E的层SL。源极线、例如导线或路径与存储器单元的源极侧列的行的对相关联。源极线连接到U形或直的NAND串的源极侧端。例如，BLKOA包括源极线271 (例如连接到CO和Cl)、272 (例如连接到C5和C6)和273 (例如连接到C9和C10)。类似地，BLKlA包括源极线274、275和276。源极线驱动器向源极线提供诸如电压波形的信号。例如，SLOA-DR向源极线271到273提供信号，并且SLlA-DR向源极线274到276提供信号。
[0049]图2D绘出图2A的3D非易失性存储器设备的位线层的顶视图，示出了位线和相关联的驱动器。例如，这可以表示图2E的层BL。位线、例如导线或路径与在该图中在水平线上延伸的存储器单元列的集合相关联。位线延伸跨过横向地彼此相邻的多个块。位线连接到U形或直的NAND串的漏极侧端，例如连接到NAND串的垂直通道(channel)或主体。例如，位线281到295分别由位线驱动器BLO-DR到BL14-DR驱动。位线驱动器向NAND串的末端提供诸如电压波形的信号。每个位线可以独立地被驱动。
[0050]图2E绘出图2A的3D非易失性存储器设备的块的沿着图2A的NAND串的SetAO的线200的截面图。存储器单元CO到Cll的列绘出在多层堆叠中，堆叠277包括基板101、在基板上的绝缘膜109以及在绝缘膜上的作为导电层的背栅极层BG。在U形NAND串的存储器单元列的对以下在背栅极的部分中提供沟槽。在沟槽中还提供在列中提供的形成存储器单元的材料层，并且沟槽中的其余空间用半导体材料填充以提供连接列的链接部分263到268。背栅极因此链接每个U形NAND串的两列。例如NASO包括列CO和Cl以及连接部分263。NSAO具有漏极端278和源极端302。NSAl包括列C2和C3以及连接部分264。NSAl具有漏极端306和源极端304。NSA2包括列C4和C5以及连接部分265。NSA3包括列C6和C7以及连接部分266。NSA4包括列C8和C9以及连接部分267。NSA5包括列ClO和Cll以及连接部分268。
[0051]源极线SLAO分别连接到存储器串的SetAO中的两个相邻的存储器串NSAO和NSAl的源极端302和304。源极线SLAO还连接到在x方向上在NSAO后面的存储器串的其他集合。回顾堆叠277中的另外的U形NAND串例如沿x轴在以截面部分绘出的U形NAND串的后面延伸。U形NAND串NSAO到NSA5每个在不同的子块中，但是在NAND串的共同集合(SetAO)中。
[0052]作为例子还绘出了来自图2A的狭缝部分208。在截面部分中，看到多个狭缝部分，其中每个狭缝部分在U形NAND串的漏极侧列和源极侧列之间。还绘出了源极线271到273的部分。还绘出了位线BLAO的部分。
[0053]短虚线绘出了存储器单元和选择栅极，如以下进一步讨论的。
[0054]在图2F中更详细地示出堆叠的区域269。
[0055]图2F绘出图2E的列CO的区域268的特写图，示出了漏极侧选择栅极S⑶O和存储器单元MC6，0。还见图3，其中也使用了此标记。该区域示出介电层D6到D8以及导电层WL6和SG的部分。每列包括沿着列的侧壁沉积的多个层。这些层可以包括例如使用原子层沉积来沉积的氧化物-氮化物-氧化物层和多晶硅层。例如，块状氧化物可以沉积为层296，诸如SiN的作为电荷俘获层的氮化物可以沉积为层297，隧穿氧化物可以沉积为层298，多晶硅主体或通道可以沉积为层299，并且核心填充物电介质可以沉积为区域300。遍及列，另外的存储器单元类似地形成。
[0056]当编程存储器单元时，电子被存储在与该存储器单元相关联的电荷俘获层的部分中。例如，对于MC6，0，电子可以由电荷俘获层297中的符号表示。将这些电子从多晶硅主体拉到电荷俘获层中，并且经过隧穿氧化物。存储器单元的电压与存储的电荷量成比例地增加。在擦除操作期间，如所述，多晶硅主体中的电压由于GIDL而升高，而一个或多个所选字线层的电压浮置。该一个或多个所选字线层的电压然后被驱动急剧下降到诸如OV的低电平以跨过该隧穿氧化物而创建电场，该电场致使孔从存储器单元的主体注入到电荷俘获层，得到朝向擦除-验证电平Vv-erase (图4A)向下偏移的大的Vth。该处理可以在连续的迭代中重复直到满足擦除-验证条件,如结合图4B到5C进一步讨论的。
[0057]对于未选择的字线，字线浮置，但是不被向下驱动到低电平以便跨过隧穿氧化物的电场相对小，并且将不发生或很少发生孔隧穿。未选字线的存储器单元将经历很少的或者不经历Vth向下偏移，因此，它们将不被擦除。
[0058]图2G绘出图2F的列CO的截面图。在一个可能的方法中，除了圆柱形的核心填充物之外，每个层是环形的。
[0059]图3绘出诸如图2E中的SetAO的NAND串的示例集合中的存储器单元的布置。绘出了 NAND串NSAO到NSA5及其存储器单元的列。为了方便，使用一记法，其中SGD表示NAND串的漏极侧选择栅极，例如在U型NAND串的漏极侧列的顶部的选择栅极。从O开始并且跨过该图自左向右前进对每个S⑶编号，例如从S⑶O到S⑶5。SGS表示NAND串的源极侧选择栅极，例如在U形NAND串的源极侧列的顶部处的选择栅极。也从O开始并且跨过该图从左到右前进来对每个SGS编号，例如从SGSO到SGS5。
[0060]每个存储器单元以(z，y)格式来编号，其中z表示存储器单元的字线层，并且y表示字线层中的存储器单元的位置。例如，跨过该图从左到右前进，连接到WL0、WL1、WL2、WL3、WL4、WL5和WL6的存储器单元分别被编号为MCl, O到MCl, 11、MC2, O到MC2, 11、MC3, O到MC3, 1UMC4, O 到 MC4, 1UMC5, O 到 MC5, 11 以及 MC6, O 到 MC6, 11。WL0、WL1、WL2、WL3、WL4、
WL5和WL6表示在堆叠中的给定级别或高度处的字线层部分。
[0061]另外，存储器单元的粗虚线边框指示在擦除操作中已经选择的选择存储器单元。存储器单元的较细的虚线边框指示在擦除操作中还未被选择的未选存储器单元，比如有资格存储用户数据的未被擦除的存储器单元或者没有资格存储用户数据的哑存储器单元。例如，哑存储器单元可以被编程到任何数据状态，并且不被认为有资格存储诸如用户数据或系统数据的有用的信息。哑存储器单元可以由控制电路留出并且不用于存储用户数据。
[0062]回顾如在图2A中所述的每个字线层可以具有两个交叉指状的字线层部分。在一个方法中，仅选择擦除字线层部分之一的存储器单元。在另一方法中，如在此所示，选择擦除块中的字线层部分两者的存储器单元。例如，在擦除操作中选择擦除与WL3相关联的所有存储器单元、即MC3，0到MC3，11。WLO到WL2以及WL4到WL6的存储器单元是未选存储器单元，在擦除操作中它们未被选择擦除。通常，擦除操作可以涉及一个或多个字线层、字线层中的一个或多个字线层部分或者所选字线层或部分中的所有或少于所有的存储器单元。在最简单的情况下，选择擦除块中的所有存储器单元。
[0063]图4A绘出被擦除状态和较高数据状态的阈值电压分布。如所述，存储器单元可以被编程使得其阈值电压处于表示数据状态的各自的范围内。最初，进行擦除操作，其将所有存储器单元置于被擦除状态(E)。随后，可以将一些存储器单元编程到较高的阈值电压，t匕如以表示A、B或C数据状态。
[0064]X轴指示阈值电压并且y轴指示存储元件的数量。在此例子中，存在四个数据状态(每个由阈值电压分布表示):初始擦除状态400、软编程擦除状态出)4024状态404、8状态406和C状态408。也可以使用具有另外的数据状态、例如8个或16个数据状态的存储器设备。当存储元件通常被过度擦除而超过擦除状态402时，在擦除操作之后实现分布400。在擦除操作中，一个或多个擦除脉冲被施加到在其源极端和/或漏极端处的NAND串，直到被擦除的存储元件的阈值电压转变为在擦除-验证电平Vv-erase以下，在一个方法中，该擦除-验证电平Vv-erase可以是OV或接近0V。一旦对于块完成擦除操作，就进行软编程操作，其中一个或多个正电压脉冲比如经由字线被施加到存储元件的控制栅极，以将分布400中更接近且低于软编程(SPGM)验证电平Vv-spgm的一些或所有存储元件的阈值电压增加到擦除状态402.例如，某个小比例的存储元件可以被软编程为具有在Vv-spgm以上的Vth，此时软编程结束，留下大多数存储元件具有接近但是低于Vv-spgm的Vth。Vv-spgm通常高于或等于Ve-erase。软编程操作有利地得到窄擦除状态分布402。一旦软编程操作完成，就可以发生编程到更高数据状态，比如分别使用验证电平VvA、VvB和VvC编程到状态A、B和C。随后的读取操作可以使用电平VreadA、VreadB和VreadC。
[0065]如结合图5A所述，可以基于一个或多个存储器单元是否具有在Vv-erase以下的Vth而满足集合擦除-验证条件。
[0066]图4B绘出了在擦除操作中的一系列450擦除脉冲(VeraseO到Verase7)以及验证脉冲(例如见示例的擦除-验证脉冲472)。为了理解一起给出了擦除脉冲和验证脉冲，尽管它们被施加到存储器设备的不同部分。擦除操作可以包括多个擦除-验证重复，例如EVO到EV7。每个擦除-验证重复可以包括擦除部分后面跟着验证部分。提供示例的擦除部分 452、454、45、458、460、462、464 和 466 用于擦除-验证重复 EVO、EVU EV2、EV3、EV4、EV5.EV6到EV7。具有Vv-erase的幅度的示例的验证部分472跟随着擦除部分452。在擦除操作中，擦除脉冲或电压被施加到NAND串的一端或两端。每个擦除部分可以具有在准备阶段施加的第一部分和在充电和擦除阶段施加的第二部分，如以下进一步讨论的。例如，擦除部分452具有第一部分468和第二部分470。在此例子中，每个擦除操作的第一部分具有Vsg的幅度(初始较低电平)并且擦除操作的第二部分具有根据Verase-step的步长大小而增加的 VeraseO、Verasel> Verase2> Verase3> Verase4> Verase5> Verase6 和 Verase7 的幅度(随后的峰值电平)。
[0067]在一个方法中，擦除脉冲的幅度因此在每个重复中可以步进。在验证部分中，确定要被擦除的所选存储器单元的Vth是否已经落在Vv-erase以下。这可以包括确定当将Vv-erase的字线电压施加到所选存储器单元时该所选存储器单元是否处于导电状态。如果该所选存储器单元处于导电状态，则VttKVv-erase，并且所选存储器单元已经被擦除。如果所选存储器单元处于不导电状态，则Vth>Vv-eraSe，并且所选存储器单元还未被擦除。
[0068]图5A绘出对于存储器单元块的擦除操作的一个实施例。擦除操作开始于步骤500。步骤502识别(identify)块中的要擦除的所选存储器单元。例如，可以擦除整个块，或者可以选择擦除与一个或多个字线层相关联的存储器单元。可以选择擦除字线层或层部分中的所有或者少于所有的存储器单元。识别步骤可以由控制电路进行，并且可以涉及确定一个或多个所选块、存储器单元、NAND串和/或NAND串的集合。可以由控制电路类似地识别一个或多个未选块、存储器单元、NAND串和/或NAND串的集合。例如，擦除操作可以由存储器设备的控制电路独立于外部主机控制器或者响应于外部主机控制器而发起。包含所选存储器单元的NAND串是所选NAND串。
[0069]步骤504初始化Verase的值。步骤508开始擦除_验证重复的擦除部分。在步骤510，在一个方法中，擦除部分包括进行对块中的所有所选NAND串的双侧擦除。例如，这些可以是在图1C的SetAO到SetAn中的NAND串或者在图1D中的SetBO到SetBn中的NAND串。进一步的细节见图5B和6A到6E。通常，擦除操作可以涉及整个块或者一个或多个子块。步骤512开始擦除-验证重复的验证部分。在步骤514，验证部分识别通过擦除-验证测试的任意(一个或多个)所选NAND串。当将Vv-erase施加到所选NAND串的所选存储器单元的控制栅极时感测电路确定该所选NAND串导通时，该串通过擦除-验证测试。通过擦除-验证测试的所选NAND串现在被认为是未选或禁止的NAND串。
[0070]决定步骤516确定该块是否满足块擦除-验证条件。在一个方法中，当不多于整数或者百分比N的所选NAND串没有通过擦除-验证测试时，满足块擦除验证条件。例如，对于块中的192k个所选NAND串，能够在所有NAND串通过擦除-验证测试之前结束擦除操作。例如，N可以是块中的NAND串的数量的大约1-10% (例如192k的1-10% )。N设置得越高，擦除操作可以完成得越快，使得与N = O的情况相比所使用的Verase的最高幅度值降低。尽管当擦除操作结束时一些NAND串没有通过擦除-验证测试，相关联的所选存储器单元很可能非常接近通过测试，并且可以被成功地软编程。
[0071]如果决定步骤516为真，则在步骤520擦除操作结束。如果决定步骤516为假，则决定步骤518确定NAND串的至少一个集合是否已经达到集合擦除-验证条件。例如，当集合中的至少一个所选NAND串已经通过擦除-验证测试时，可以满足集合擦除-验证条件。在另一方法中，当至少集合中的整数或者百分比Ml的所选NAND串已经通过擦除-验证测试时，或者当集合中的不多于整数或者百分比M2的所选NAND串没有通过擦除-验证测试时，满足集合擦除-验证条件。如果决定步骤518为假，则对于下一擦除-验证重复在步骤506步进Verase,该下一擦除-验证重复再次是双侧擦除。如果决定步骤518为真,则对于下一擦除-验证重复在步骤522步进Verase，该下一擦除-验证重复是第一单侧擦除。直到在已经进行几个擦除-验证重复之后，决定步骤518才可能为真。步骤524开始对其余的所选NAND串的单侧擦除。该步骤还包括禁止未选NAND串的至少一个集合。进一步的细节见图5C和6A到6E。步骤512开始擦除-验证重复的验证部分。其余的擦除操作将使用单侧擦除。
[0072]在此情况下，首先进行双侧擦除一个(或多个)集合达到集合擦除-验证条件，在这之后仅发生单侧擦除。这允许一旦每个NAND串集合满足集合擦除-验证条件该集合就被禁止以避免过度擦除，同时允许对还没有满足集合擦除-验证条件的其余集合继续擦除。随着擦除-验证重复发生，集合将依次被禁止直到擦除操作完成。
[0073]图5B绘出图5A的步骤510 (双侧擦除)的细节。步骤506提供在对块中的所有NAND串集合的双侧擦除中的擦除部分。擦除操作可以包括三个阶段，结合图6A到6E进一步讨论:准备阶段(步骤530)、充电阶段(步骤532)和擦除阶段(步骤534)。准备阶段(PP)对应于图6A到6E中的时间间隔t0-t3。在步骤530，准备阶段如下设置电压:Vbl (所选NAND串集合):从Vss升高到Vsg(波形600) ；Vsl (对块中的所有NAND串共同的):从Vss升高到Vsg (波形600) ;Vsgs (所选子块):从Vss升高到Vsg (波形606) ;Vsgs (未选子块):浮置(波形604) ;Vsgd(所选子块):从Vss升高到Vsg(波形606) ;Vsgd(未选子块):浮置(波形604);所选字线:浮置(波形614);以及未选字线:浮置(波形616)。如果选择擦除块中的所有NAND串，则在双侧擦除期间将没有被禁止的NAND串。
[0074]所选子块是具有一个或多个所选NAND串的子块，未选子块是具有所有未选NAND串的子块。
[0075]在图6A-6C以及6E中长虚线表示浮置电压，而实线或短虚线表示驱动电压。
[0076]充电阶段(CUP)对应于图6A到6E中的时间间隔t3_t6。在步骤532，充电阶段如下设置电压=Vbl (所选NAND串集合):升高到Verase (波形600) ；Vsl:升高到Verase (波形600) ;Vsgs (所选子块):Vsg (波形606) ;Vsgs (未选子块):浮置(波形604) ;Vsgd (所选子块):Vsg (波形606) ;Vsgd (未选子块):浮置(波形604);所选字线:浮置(波形614)；以及未选字线:浮置(波形616)。
[0077]擦除阶段(EP)对应于图6A到6E中的时间间隔t6_69。在步骤534，擦除阶段如下设置电压:Vbl (所选 NAND 串集合):Verase (波形 600) ；Vsl:Verase (波形 600) ;Vsgs (所选子块)=Vsg (波形606) ；Vsgs (未选子块):浮置(波形604) ；Vsgd (所选子块):Vsg (波形606) ;Vsgd(未选子块):浮置(波形604);所选字线:向下驱动到OV(波形614);以及未选字线:浮置(波形616)。
[0078]Vsgs是源极侧选择栅极电压，Vsgd是漏极侧选择栅极电压。
[0079]例如，Vsg可以是大约5-15V, Verase可以是大约15-25V。在准备阶段，如果Vsl粗略地等于Vsgs，则实质上将不从SGS晶体管产生GIDL。Vsl将需要超过Vsgs达大的余量，比如几伏特，例如至少大约4-6V，以便从SGS晶体管产生GIDL。类似地，因为Vbl粗略地等于Vsgd，所以实质上将不从S⑶晶体管产生GIDL。Vbl将需要超过Vsgd达大的余量以从S⑶晶体管产生GIDL。
[0080]具体地，通过选择栅极的漏极电压(Vd)和栅极电压(Vg)之间的偏压差(Vdg=Vd-Vg)确定在该选择栅极处的GIDL电流。GIDL电流密度可以通过以下建模J =A*Es*exp(_B/Es),其中Es是表面处的横向电场，并且Es = (Vdg+C)/Tox0因此，J =A’ * (Vdg+C) *exp (-B’ / (Vdg+C))，其中A’、B’和C是由某些物理参数确定的常数。通常，选择栅极的Vdg?Vth以获得可观的GIDL电流。在一个配置中，对于大约Imsec的擦除脉冲宽度需要Vdg>4_6V或者4-8V。当Vdg小时，GIDL可忽略，并且不能对禁止的通道充电以引起擦除。
[0081]Vbody (图6C中的波形608)表示所选NAND串的主体、即多晶硅主体的电势。在准备阶段，该主体被迅速充电到初始电平。在充电阶段产生较高水平的GIDL，并且主体被充电到较高水平。对于未选NAND串，Vbody不会同样多地被充电，并且其可以在大约OV和对于所选NAND串的初始电平之间。由于字线的浮置，难以使用单个值描述整个主体的体电势。该主体可以被认为是电子池，使得当在位线和源极线两者上施加Vsg+lV并且向SGS和SGD选择栅极施加Vsg时，电子开始流到位线和源极线使得体电势增加。但是，随着该主体中没有更多的电子供应，电子迅速被耗尽，使得体电势将不进一步增加。这不同于在充电阶段的所选NAND串的主体，其中GIDL产生的孔涌入通道中并且将整个体电势升高。
[0082]Vth(图6D中的波形612)是所选存储器单元的阈值电压。在A、B或C状态中，其处于某个非零电平，例如在OV以上，可能是1-6V。Vwl-selected (图6E中的波形614)是与要被擦除的一个或多个所选存储器单元通信的所选字线(例如字线层或部分)的电压。Vwl-unselected(图6E中的波形616)是与要被禁止擦除的一个或多个未选存储器单元通信的未选字线(例如字线层或部分)的电压。
[0083]在充电阶段，对于双侧擦除，从t3_t8，Vsl和Vbl被步进到Verase (波形600)。因此，Vdg(SGD或SGS选择栅极的漏极到栅极电压)增加的足够高，使得在SGS和SGD选择栅极处产生GIDL，对主体充电(Vbody)。Verase被认为是擦除电压-其足够高于Vsg以致使大量的GIDL在期望的时间量中对主体充电达期望的量。在实践中，如所述，Verase可以查换过Vsg达至少大约4-6V并且可能是大约10-15V。Verase范围可以从大约15-25V，如所述。
[0084]Vbody可以具有与Verase类似的量值，可能低0-2V。Vbody的上升耦合到浮置的字线，使得 Vwl-selected 和 Vwl-unselected 随着 Vbody 而升高。Vwl-selected 和Vwl-unselected可以具有与Vbody类似的量值,可能稍低。
[0085]在擦除阶段，Vwl-selected在t6_t7被驱动到诸如OV的低电平以将孔添加到电荷俘获层中，降低了所选存储器单元的Vth，如波形612所示。Vwl-unselcted继续浮置，使得孔不被添加到未选存储器单元的电荷俘获层。
[0086]图5C绘出图5A的步骤526 (单侧擦除)的细节。在步骤540，准备阶段如下设置电压:Vbl (所选NAND串集合):从Vss升高到Vsg(波形600) ；Vbl (被禁止的NAND串集合):Vsg+A (波形602) ;Vsl (对所有NAND串共同的):Vsg+Λ (波形602) ;Vsgs(所选子块):Vsg (波形606) ;Vsgs (未选子块):浮置(波形604) ;Vsgd (所选子块):从Vss升高到Vsg (波形606) ;Vsgd (未选子块):浮置(波形604);所选字线:浮置(波形614);以及未选字线:浮置(波形616)。
[0087]在步骤542，充电阶段如下设置电压:Vbl (所选NAND串集合):升高到Verase (波形 600) ；Vbl (被禁止的 NAND 串集合):Vsg+A (波形 602) ；Vsl:Vsg+A (波形 602)；Vsgs (所选子块):Vsg (波形606) ;Vsgs (未选子块):浮置(波形604) ;Vsgd (所选子块):Vsg (波形606) ;Vsgd (未选子块):浮置(波形604);所选字线:浮置(波形614);以及未选字线:浮置(波形616)。
[0088]在步骤544，擦除阶段如下设置电压:Vbl (所选NAND串集合):Verase (波形600)；Vbl (被禁止的NAND串集合):Vsg+A (波形602) ；Vsl:Vsg+Λ (波形602) ;Vsgs(所选子块):Vsg (波形606) ;Vsgs (未选子块):浮置(波形604) ;Vsgd (所选子块):Vsg (波形606) ;Vsgd (未选子块):浮置(波形604);所选字线:向下驱动到OV (波形614);以及未选字线:浮置(波形616)。
[0089]在一侧擦除期间，Vsl =Vsg+A，如波形602所示。而且，对于禁止的NAND串集合，Vbl = Vsg+Δ (波形602)。Vbl = Vsg+Δ或某个其他低电压被认为是擦除禁止电压-其足够高于Vsg以致使大量的GIDL对主体充电。通过施加Vsg+Λ，其中对于被禁止的位线和源极线，Δ (delta)是大约0-2V，实现各种优点。首先，实质上将不在NAND串上的被禁止的位线和源极线侧产生GIDL。实现更好的选择栅极截止。其次，对于被禁止的NAND串，Vsg+Λ足够高使得S⑶和SGS两者截止，以便泄漏被最小化。第三，Vsg+Δ足够低以避免引起被禁止的NAND串中的任何擦除。其他方法是可能的，但是可能优点较少。例如，将源极线和SGS选择栅极浮置同时向被禁止的位线施加诸如OV的较低电压可以导致从所选位线到被禁止的位线的直接泄漏路径。
[0090]因为在一侧 擦除中仅在所选NAND串的漏极端产生GIDL，所以与在所选NAND串的漏极端和源极端两者处产生GIDL时相比，Vbody可能稍慢地充电，但是这并不显著损害擦除操作。
[0091]图6Α到6Ε具有共同的时间轴，但是时间增量不是一定相等地间隔并且附图不是一定按比例的。
[0092]图7A-7C绘出了在擦除操作的擦除-验证重复的验证部分中的电压。在验证部分期间，使用感测电路来感测所选NAND串集合以确定所选存储器单元的阈值电压是否已经通过擦除-验证测试。在感测期间，Vbl被设置到感测电压Vsense (图7Α中的波形700)。Vsgs和Vsgd (图7Β中的波形702)被设置为使其导电的诸如Vsg的电平。Vsgs和Vsgd可以被设置为相同或不同的电平。Vwl-unselected(图7C中的波形704)被设置为足够高的电平，例如9V，以使得未选存储器单元处于导电状态。Vwl-selected(图7C中的波形706)被设置为Vv-erase。连接到NAND串的感测电路感测NAND串是否处于导电状态，这表明该NAND串的所选存储器单元已经被擦除并因此通过了擦除-验证测试。
[0093]在一个方法中，验证部分涉及一次对一个子块中的所选NAND串进行擦除-验证测试。例如，在图2A中，可以验证子块201中的NAND串。通常，每个NAND串与其他NAND串分开地验证,并且对于子块中的不同NAND串同时发生验证。接下来,验证子块202中的NAND串。验证每个子块中的NAND串直到已经验证子块206中的NAND串，此时块已经被验证并且擦除-验证重复的验证部分已经结束。[0094]图7A到7C具有共同的时间轴(不同于图6A到6E的时间轴)，但是时间增量不是一定相等地间隔，并且附图不是一定按比例。
[0095]图8A绘出与图1D —致的具有直的NAND串的3D非易失性存储器设备的字线层的顶视图，示出了相关联的驱动器。在此配置中，NAND串仅具有一列，并且源极侧选择栅极在该列的底部而不是向U形NAND串中那样在顶部。此外，给定水平的块具有一个字线层，该字线层连接到该层的每个存储器单元。例如，BLKOB具有由WLOB-DR驱动的字线层WL0B，并且BLKlB具有由WLBl-DR驱动的字线层。也可以使用多个狭缝，比如示例的狭缝802。在制造工艺中使用这些绝缘填充的狭缝以当通过湿蚀刻移除未掺杂的多晶硅层病沉积电介质以形成交替的介电层时提供对堆叠的结构支撑。
[0096]虚线800延伸穿过在图6中以截面示出的列CO到C6。每个块可以包括存储器单元列的子块，比如BLKOB中的子块804到809以及BLKlB中的子块810到815。
[0097]图SB绘出图8A的3D非易失性存储器设备的选择栅极层的顶视图，示出了漏极侧选择栅极线和相关联的驱动器。例如，这可以表示图8F的层SGD。单独的漏极侧选择栅极线、例如导线或路径可以与存储器单元列的每行相关联。例如，BLKOB包括选择栅极线820到825，它们分别由选择栅极驱动器S⑶O-DR到S⑶5-DR驱动。BLKlB包括选择栅极线826到831，它们分别由选择栅极驱动器S⑶6-DR到S⑶Il-DR驱动。选择栅极驱动器向选择栅极线提供诸如电压波形的信号。
[0098]图SC绘出图8A的3D非易失性存储器设备的选择栅极层的顶视图，示出了源极侧选择栅极线和相关联的驱动器。例如，这可以表示图8F的层SGS。单独的源极侧选择栅极线、例如导线或路径与存储器单元列的每行相关联。例如，BLKOB包括选择栅极线840到846，它们分别由选择栅极驱动器SGS0B0-DR到SGS05B-DR驱动。BLKlB包括选择栅极线846到851，它们分别由选择栅极驱动器SGSlBO到SGS1B5驱动。选择栅极驱动器向选择栅极线提供诸如电压波形的信号。
[0099]图8D绘出图8A的3D非易失性存储器设备的源极线层的顶视图，示出了源极线和相关联的驱动器。例如，这可以表示图8F的层SL。源极线、例如导线或路径与在图中在水平线上延伸的存储器单元列的集合相关联。源极线延伸跨过横向地彼此相邻的多个块。源极线连接到NAND串的源极侧端，例如连接到NAND串的垂直通道或主体。例如，源极线861到875由源极线驱动器SL-DR驱动。源极线驱动器向NAND串的源极侧端提供诸如电压波形的信号。
[0100]图8E绘出图8A的3D非易失性存储器设备的位线层的顶视图，示出了对于BLKOB和BLKlB的位线和相关联的驱动器。例如,这可以表示图8F的层BL。位线、例如导线或路径与在图中在水平线上延伸的存储器单元列的集合相关联。位线延伸跨过横向地彼此相邻的多个块。位线连接到NAND串的漏极侧端，例如连接到NAND串的垂直通道或主体。例如，位线881到895分别由位线驱动器BLO-DR到BL14-DR驱动。位线驱动器向NAND串的漏极侧端提供诸如电压波形的信号。
[0101]图8F绘出图8A的3D非易失性存储器设备的块的沿着图8A的NAND串的setBO的线800的截面视图。分别对应于NAND串NSBO到NSB5的存储器单元列以多层堆叠绘出。堆叠877包括基板101、在基板上的绝缘膜109、以及源极线863的部分。回顾子块中的另外的直的NAND串例如沿X轴在以该截面绘出的NAND串的前方和后方延伸。NAND串NSBO到NSB5的每个处于不同的子块中，但是出于NAND串的共同集合(SetBO)中。NSBO具有源极端803和漏极端801。还绘出了来自图8A的狭缝802以及其他狭缝。还绘出了位线BLBO的部分。虚线绘出了存储器单元和选择栅极，如以下进一步讨论的。
[0102]图9绘出诸如图8F在的SetBO的NAND串的示例集合中的存储器单元的布置。绘出了 NAND串NSBO到NSB5。提供与以上使用的类似的标记。在此擦除处理中，选择擦除WL3的所有存储器单元(即MC3，O到MC3，5)。WL0-WL2、WL4以及WL4的存储器单元未被选择。
[0103]因而，可以看出，在一个实施例中，3D堆叠的非易失性存储器设备包括:(I)基板；
(2)由基板承载的堆叠的非易失性存储器单元阵列，其包括存储器串的多个集合，每个存储器串包括在该存储器串的漏极端和该存储器串的源极端之间的多个存储器单元；(3)多个位线，其中对于存储器串的每个集合，多个位线中的相应位线连接到该存储器串的集合中的每个存储器串的漏极端；(4)至少一个源极线，连接到存储器串的每个集合中的至少一个存储器串的源极端；以及(5)至少一个控制电路，与该堆叠的非易失性存储器单元阵列、该多个位线和多个源极线通信，该至少一个控制电路:(a)在对于存储器串的多个集合的擦除操作中进行一个擦除-验证重复:向多个位线中的每个位线施加擦除电压，然后确定该存储器串的集合的至少一个是否达到集合擦除-验证条件，该存储器串的集合的至少一个连接到位线中的至少一个位线，并且(b)在擦除操作中进行下一擦除-验证重复:(i)如果该存储器串的集合的至少一个达到了集合擦除-验证条件，则向多个位线中的除了该至少一个位线的其余位线施加擦除电压，并向该至少一个位线施加擦除-禁止电压；以及(?)如果该存储器串的集合的至少一个没有达到该集合擦除-验证条件，则向多个位线中的每个位线施加擦除电压。
[0104]在另一实施例中，用于在3D堆叠的非易失性存储器设备中进行擦除操作的方法包括:(1)对于堆叠的非易失性存储器单元阵列进行擦除操作的至少一个擦除-验证重复，该堆叠的非易失性存储器单元阵列包括存储器串的多个集合，每个存储器串包括在该存储器串的漏极端和该存储器串的源极端之间的多个存储器单元，存储器串的每个集合中的存储器串的漏极端连接到多个位线中的相应位线，并且存储器串的源极端连接到至少一个源极线，至少一个擦除-验证操作的每个擦除-验证重复从至少源极端对每个存储器串的主体充电；(2)确定连接到位线中的至少一个位线的存储器串的集合中的至少一个是否达到集合擦除-验证条件；以及(3)进行擦除操作的下一擦除-验证重复，(a)如果存储器串的集合的该至少一个达到集合擦除-验证条件，则擦除操作的下一擦除-验证重复从连接到多个位线中的除了该至少一个位线之外的其余位线的每个存储器串的漏极端对连接到其余位线的每个存储器串主体充电,并且不对连接到该至少一个位线的每个存储器串的主体充电，并且(b)如果存储器串的集合的该至少一个没有达到集合擦除-验证条件，则擦除操作的下一擦除-验证重复从至少漏极端对每个存储器串的主体充电。
[0105]在另一实施例中，3D堆叠的非易失性存储器设备包括:(1)基板；(2)由该基板承载的堆叠的非易失性存储器单元阵列，包括存储器串的多个集合，每个存储器串包括在该存储器串的漏极端和该存储器串的源极端之间的多个存储器单元、在存储器串的漏极端处的漏极侧选择栅极、以及在存储器串的源极端处的源极侧选择栅极；(3)多个位线，其中对于存储器串的每个集合，多个位线中的相应位线连接到该存储器串的集合中的每个存储器串的漏极端；(4)至少一个源极线，连接到存储器串的每个集合中的至少一个存储器串的源极端；以及(5)至少一个控制电路，与该堆叠的非易失性存储器单元阵列、该多个位线和多个源极线通信，该至少一个控制电路:(a)在对于存储器串的多个集合的擦除操作中进行一个擦除-验证重复:向多个位线中的每个位线施加擦除电压，向该至少一个源极线施加擦除电压，然后确定该存储器串的集合的至少一个是否达到集合擦除-验证条件，该存储器串的集合的至少一个连接到位线中的至少一个位线，并且(b)在擦除操作中进行下一擦除-验证重复:(i)如果该存储器串的集合的至少一个达到了集合擦除-验证条件，则向多个位线中的除了该至少一个位线的其余位线施加擦除电压，向该至少一个位线施加位线擦除-禁止电压，并且向该至少一个源极线施加源极线擦除-禁止电压；以及(ii)如果该存储器串的集合的至少一个没有达到该集合擦除-验证条件，则向多个位线中的每个位线施加擦除电压。
[0106]为了例示和描述的目的已经给出了对本发明的以上详细描述。不意图穷尽或将本发明限制到所公开的精确形式。考虑到以上教导许多修改和变型是可能的。选择所描述的实施例以便最佳地说明本发明的原理以及其实际应用，由此使得本领域技术人员能够在各种实施例中以及利用适合于所以图的具体用途的各种修改最佳地利用本发明。意图本发明的范围由附于此的权利要求书限定。
【权利要求】
1.一种3D堆叠的非易失性存储器设备，包括: 基板(101)； 堆叠的非易失性存储器单元阵列(150)，由该基板承载并且包括存储器串的多个集合(NAS0到NSA5，NSB0到NSB5)，并且每个存储器串包括在该存储器串的漏极端(278，306)和该存储器串的源极端(302，304)之间的多个存储器单元(MC0，O到MC6，11)； 多个位线(BLA0到BLAn，BLB0到BLBn)，其中对于存储器串的每个集合，所述多个位线中的相应位线连接到该存储串的集合中的每个存储器串的漏极端； 至少一个源极线(SLA0到SLA2，SLBO到SLBn)，连接到存储器串的每个集合中的至少一个存储器串的源极端；以及 至少一个控制电路(110，112，114，116，140, 150, 160, 165)与该堆叠的非易失性存储器单元阵列、该多个位线和该至少一个源极线通信，该至少一个控制电路:在对于存储器串的多个集合的擦除操作中进行一个擦除-验证重复(EV0到EV7):向所述多个位线中的每个位线施加擦除电压，然后确定所述存储器串的集合的至少一个是否达到集合擦除-验证条件，所述存储器串的集合的至少一个连接到所述位线中的至少一个位线；以及在擦除操作中进行下一擦除-验证重复:(i)如果所述存储器串的集合的至少一个达到了所述集合擦除-验证条件，则向所述多个位线中的除了该至少一个位线的其余位线施加擦除电压，并向该至少一个位线施加擦除-禁止电压；以及(ii)如果所述存储器串的集合的至少一个没有达到该集合擦除-验证条件，则向所述多个位线中的每个位线施加擦除电压。
2.如权利要求1 所述的3D堆叠的非易失性存储器设备，其中: 所述擦除电压包括初始的较低电平(Vsg)和随后的峰值电平(VeraseO到Verase7)；以及 所述擦除禁止电压超过所述初始的较低电平达0-2V的余量(Λ )。
3.如权利要求1或2所述的3D堆叠的非易失性存储器设备，其中: 所述存储器串的多个集合处于一个块(BLK0，BLK1，BLK0A，BLK1A，BLK0B，BLK1B)中；以及 当所述块满足块擦除-验证条件时，所述至少一个控制电路结束所述擦除操作，当不多于指定数量的存储器串没有通过擦除-验证测试时，满足该块擦除-验证条件。
4.如权利要求1到3的任意一项所述的3D堆叠的非易失性存储器设备，其中: 当所述至少一个控制电路确定所述存储器串的集合的至少一个中的至少一个存储器串通过擦除-验证测试时，所述存储器串的集合的至少一个达到所述集合擦除-验证条件。
5.如权利要求1-4的任意一项所述的3D堆叠的非易失性存储器设备，其中: 所述位线彼此平行地延伸并且所述至少一个源极线对于所述位线横向延伸。
6.如权利要求1-5的任意一项所述的3D堆叠的非易失性存储器设备，其中: 每个存储器串包括U形NAND串；以及 所述至少一个源极线连接到所述存储器串的每个集合中的两个相邻的存储器串的源极端。
7.如权利要求1-6的任意一项所述的3D堆叠的非易失性存储器设备，其中: 存储器串的每个集合包括多个U形NAND串；以及 对于存储器串的每个集合，所述多个位线中的相应位线连接到每个U形NAND串的漏极端。
8.如权利要求1-7的任意一项所述的3D堆叠的非易失性存储器设备，其中: 每个存储器串包括U形NAND串；以及 每个U形NAND串包括存储器单元的源极侧列(Cl，C2, C5, C6, C9, ClO)以及存储器单元的漏极侧列(CO，C3，C4，C7，C8，Cll)。
9.如权利要求1-8的任意一项所述的3D堆叠的非易失性存储器设备，其中: 当向所述多个位线中的每个位线施加擦除电压时，所述至少一个控制电路为了擦除所述存储器串的每个集合中的一个或多个存储器单元而将所述一个或多个存储器单元的控制栅极电压浮置，然后将该控制栅极电压向下驱动到较低的固定电平。
10.如权利要求1-9的任意一项所述的3D堆叠的非易失性存储器设备，其中: 每个存储器串包括在该存储器串的漏极端处的漏极侧选择栅极(SGD0到SGD5)以及在该存储器串的源极端处的源极侧选择栅极(SGS0到SGS5)； 在所述一个擦除-验证重复期间，所述至少一个控制电路向所述至少一个源极线施加擦除电压；以及 在所述下一擦除-验证重复期间，如果所述存储器串的集合的至少一个达到所述集合擦除-验证条件，则所述至少一个控制电路驱动所述源极侧选择栅极的每个的电压(Vsg)并向所述至少一个源极线施加擦除-禁止电压。
11.一种用于在3D堆叠的非易失性存储器设备中进行擦除操作的方法，包括: 进行对于堆叠的非易失性存储器单元阵列(150)的擦除操作的至少一个擦除-验证重复(EV0到EV7)，该堆叠的非易失性存储器单元阵列包括存储器串的多个集合(NAS0到NSA5,NSB0到NSB5)，并且每个存储器串包括在该存储器串的漏极端(278，306)和该存储器串的源极端(302，304)之间的多个存储器单元(MC0，O到MC6，11)，所述存储器串的每个集合中的存储器串的漏极端连接到多个位线(BLA0到BLAn，BLBO到BLBn)中的相应位线，并且所述存储器串的源极端连接到至少一个源极线(SLA0到SLA2，SLBO到SLBn)，所述至少一个擦除-验证操作的每个擦除-验证重复从至少所述漏极端对所述存储器串的每个的主体(299)充电； 确定连接到所述位线中的至少一个位线的存储器串的集合的至少一个是否达到集合擦除-验证条件；以及 进行所述擦除操作的下一擦除-验证重复，使得如果所述存储器串的集合的至少一个达到了所述集合擦除-验证条件，则所述擦除操作的下一擦除-验证重复从连接到所述多个位线中的除了该至少一个位线的其余位线的每个存储器串的漏极端对所述每个存储器串的主体充电，并且不对连接到所述至少一个位线的每个存储器串的主体充电，并且如果所述存储器串的集合的至少一个没有达到该集合擦除-验证条件，则所述擦除操作的下一擦除-验证重复从至少所述漏极端对每个存储器串的主体充电。
12.如权利要求11所述的方法，其中: 所述确定包括确定所述存储器串的集合之一中的每个存储器串通过擦除-验证测试。
13.如权利要求11或12所述的方法，其中: 所述至少一个擦除-验证操作的每个擦除-验证重复通过向每个存储器串的漏极端施加擦除电压而对每个存储器串的主体充电；以及如果所述存储器串的集合的至少一个达到了所述集合擦除-验证条件，则所述下一擦除-验证重复:(C)通过向连接到所述其余位线的每个存储器串的漏极端施加擦除电压而对所述连接到所述其余位线的每个存储器串的主体充电，以及(d)向连接到所述至少一个位线的每个存储器串的漏极端施加擦除-禁止电压，并驱动(Vsg)在连接到所述至少一个位线的每个存储器串的源极端处的源极侧选择栅极。
14.如权利要求11到13的任意一项所述的方法，其中: 如果所述存储器串的集合的至少一个达到所述集合擦除-验证条件，则所述进行下一擦除-验证重复包括将在连接到所述至少一个位线的每个存储器串的源极端处的源极侧选择栅极浮置，使得连接到所述至少一个位线的每个存储器串不经历擦除。
15.如权利要求11到14的任意一项所述的方法，其中: 所述至少一个擦除-验证重复的每个擦除-验证重复从源极端对所述每个存储器串的主体充电，使得每个存储器串经历双侧擦除；以及 如果所述存储器串的集合的至少一个达到所述集合擦除-验证条件，则所述下一擦除-验证重复不对连接到所述其余位线的每个存储器串的主体充电，使得连接到所述其余位线的每个存储器 串经历一侧擦除。
【文档编号】G11C16/34GK104025197SQ201280063510
【公开日】2014年9月3日 申请日期:2012年11月19日 优先权日:2011年12月21日
【发明者】H.李, X.科斯塔 申请人:桑迪士克科技股份有限公司