专利名称：高占空比ddr2数字延迟链电路的制作方法
技术领域：
本发明涉及高占空比DDR2数字延迟链电路，属于高速DDR、DDR2、DDR3数字电路设计领域。
背景技术：
随着集成电路的不断发展和技术的不断更新，芯片的时钟频率不断提高，芯片数据吞吐量的不断增大，同步时钟信号的占空比平衡对于保证电路时序性能至关重要，使得在当今设计芯片的时候，DDR2需要有更精确的时钟精度和更快速的时钟频率。传统数字延迟链电路一般采用数模混合设计方法，局限于某种特定工艺下，设计灵活度不高，特别是在深亚微米芯片工艺中存在着温度反转问题，传统的数模混合的延迟锁存电路变化影响比较明显，得到的DQS信号和写操作时钟存在比较大的变化，如果不满足DDR2规范的时序要求，在DDR2读写过程中，可能会产生数据读写错误的情况。现有的数字延迟单元一种是由精调数字延迟单元和粗调延迟单元组成，粗调单元采用了与非门结构，精调单元采用了或非门结构，另一种是由缓冲器、与门和选择器组成。由于工艺库器件单元本身存在上升沿和下降沿偏差，现有的数字延迟单元输出时钟上升沿和下降沿有很大的偏差，并且这种偏差随着级联级数的增加不断累积，严重影响了时钟信号的占空比性能，特别是在高速DDR2系统中，现有的数字延迟锁定环电路产生的DQS、DQ和DDR2存储器主时钟之间可能不满足DDR2存储器设计要求，导致数据读写错误，系统不能正常工作。
发明内容
技术问题本发明目的是解决上述背景中提到的技术问题，提供一种高占空比DDR2数字延迟链电路，解决现有DDR2数字延迟链时钟占空比问题，提高DDR2的工作频率。技术方案本发明的目的在于，针对现有DDR2数字延迟链电路产生的时钟占空比问题，现有数字延迟链应用频率较低的问题，提出一种高占空比DDR2数字延迟链电路。该电路基于改进的数字延迟单元搭建数字延迟链，提高时钟占空比和系统工作频率，所提出的解决方案为全数字设计，不但能够提高DDR2的时钟占空比和工作频率，降低电路复杂度，而且该电路的设计不在依靠特定工艺。本发明包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链、和读操作DQS数字延迟链。所述的数字延迟单元是由延迟最小的时钟反相器和上升沿下降沿偏差较小的时钟选择器串联组成。数字延迟单元的输入时钟进入数字延迟单元时钟选择器的端口 B，下一级数字延迟单元的输出信号经过本级数字延迟单元的时钟反相器后，连接到本级时钟选择器端口 A ;当时钟选择器选择信号为I时，本级数字延迟单元输出时钟选择器端口 B信号，当本级数字延迟单元的选择信号为O时，本级数字延迟单元输出时钟选择器端口 A数据到上一级数字延迟单元。
所述时钟锁定数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的相位调整数字延迟单元串联组成。时钟锁定数字延迟链的输入端为DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num连接数字延迟单元的时钟选择器的选择sel端口。one_hot_clock_lock_delaycell_num的第O位连接到第I级数字延迟单元时钟选择器的选择sel端口，第I位连接到第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第N-1位连接到第N级数字延迟单元时钟选择器的选择sel端口 ；DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第N级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。第I级数字延迟单元的输出连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，0ne_h0t_Cl0Ck_l0Ck_delaycell_num对应的二进制值为奇数时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述时钟锁定数字延迟链，当从第M级数字延迟单元延迟时，即0ne_h0t_Cl0Ck_lock_delaycell_num第M-1位为I,第M级数字延迟单元时钟选择器sel端口为I,选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第M级数字延迟单元经过一个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A 口，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出到相位调整数字延迟单元；one_hot_clock_lock_delaycell_num对应的二进制值为奇数时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。当M级数字延迟单元的延迟量小于一个DDR2系统时钟周期时,数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num增加，以此累加直到锁定一个时钟周期为止；反之则减少数字延迟单元的数量，以此递减直到锁定一个时钟周期为止。所述时钟锁定数字延迟链，其特征在于，延迟时钟从第M级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第M-2级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述时钟锁定数字延迟链，其特征在于，M为偶数时，数字延迟单元相互抵消了M-2级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口、一个时钟反相器和一个时钟选择器A端口到选择器C端口上升沿和下降沿偏差之和。时钟锁定数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了时钟锁定数字链的时钟反相器和选择器A端口到输出C端口上升沿和下降沿偏差。经过相位调整后，输出的时钟上升沿和下降沿偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。M为奇数时，数字延迟单元相互抵消了 M-1级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。时钟锁定数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了时钟锁定数字链时钟选择器B端口到输出C端口上升沿和下降沿偏差。经过相位调整后，时钟锁定数字延迟链延迟的时钟上升沿和下降沿偏差为O，输出时钟占空比达到了 1:1。所述写操作时钟数字延迟链，其特征在于，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。写操作时钟数字延迟链的输入端接到DDR2的系统时钟，one_hot_write_clk_delaycell_num为写时钟相对于DDR2系统时钟延迟3/4相位对应的数字延迟单元数量，其对应的二进制最低位write_clk_delaycell_num_odd 连接至相位调整数字延迟单兀，one_hot_write_clk_delaycell_num作为数字延迟单元的时钟选择器的选择sel端口，one_hot_write_clk_delaycell_num的第O位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第N位连接到延迟链第N级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第N级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第一级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的时钟信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，当write_clk_delaycell_num_odd为I时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述写操作时钟数字延迟链，其特征在于，当从第M级数字延迟单元延迟时，即one_hot_write_clk_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端口为1，选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第M级数字延迟单元经过一个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A 口，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出相对于DDR2系统时钟延迟3/4个相位的高占空比写操作时钟。所述写操作时钟数字延迟链，其特征在于，延迟时钟从第M级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第M-2级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述写操作时钟数字延迟链，其特征在于，M为偶数时，数字延迟单元相互抵消了M-2级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口、一个时钟反相器和一个时钟选择器A端口到选择器C端口上升沿和下降沿偏差之和。写操作时钟数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了写操作时钟数字链的时钟反相器和选择器A端口到输出C端口上升沿和下降沿偏差。经过相位调整后，输出的时钟上升沿和下降沿偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。M为奇数时，数字延迟单元相互抵消了 M-1级数字延迟单元产生时钟选择器A端口到选择器C端口的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。写操作时钟数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了写操作时钟数字链时钟选择器B端口到输出C端口上升沿和下降沿偏差。经过相位调整后，写操作时钟数字延迟链延迟的时钟上升沿和下降沿偏差为0，输出时钟占空比达到了 1:1。所述写操作DQS数字延迟链，其特征在于，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。写操作DQS数字延迟链的输入端接到DDR2的系统时钟，one_hot_write_dqs_delaycell_num为写时钟相对于DDR2系统时钟延迟I相位对应的数字延迟单元数量，其对应的二进制值最低位write_dqs_delaycell_num_odd 连接至相位调整数字延迟单兀，one_hot_write_dqs_delaycell_num连接至数字延迟单元的时钟选择器的选择sel端口，one_hot_write_dqs_delaycell_num的第O位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第N位连接到延迟链第N级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第N级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元夕卜，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的写操作DQS信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，当write_dqs_delaycell_num_odd为I时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述写操作DQS数字延迟链，其特征在于，当从第M级数字延迟单元延迟时，即one_hot_write_dqs_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端口为1，选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第M级数字延迟单元经过一个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A 口，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出相对于DDR2系统时钟I个相位延迟的高占空比写操作DQS。所述写操作DQS数字延迟链，其特征在于，延迟时钟从第M级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第M-2级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述写操作DQS数字延迟链，其特征在于，M为偶数时，数字延迟单元相互抵消了M-2级数字延迟单元时钟反相器和选择器A端口到输出C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口、一个时钟反相器和一个时钟选择器A端口到选择器C端口上升沿和下降沿偏差之和。写操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了写操作DQS数字链的时钟反相器和选择器A端口到输出C端口上升沿和下降沿偏差。经过相位调整后，输出的写操作DQS上升沿和下降沿偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。M为奇数时，数字延迟单元相互抵消了 M-1级数字延迟单元时钟反相器和选择器A端口到输出C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。写操作DQS数字延迟链第一级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了写操作DQS数字链时钟选择器B端口到输出C端口上升沿和下降沿偏差。经过相位调整后，写操作DQS数字延迟链延迟的时钟上升沿和下降沿偏差为0，输出时钟占空比达到了1:1。所述读操作DQS数字延迟链，其特征在于，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。读操作DQS数字延迟链的输入端接到DDR2的系统时钟，one_hot_read_dqs_delaycell_num为写时钟相对于DDR2系统时钟延迟I相位对应的数字延迟单元数量，其对应的二进制值最低位one_hot_read_dqs_de I ay ce I l_num作为数字延迟单元的时钟选择器的选择sel端口，one_hot_read_dqs_delaycell_num的第O位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第N位连接到延迟链第N级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第N级数字延迟单元时钟选择器的A端口连接到固定O，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的写操作DQS信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，当read_dqs_delaycell_num_odd为I时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述读操作DQS数字延迟链，其特征在于，当从第M级数字延迟单元延迟时，即one_hot_read_dqs_delaycell_num第M-1位为I,第M级数字延迟单元时钟选择器sel端口为1，选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第M级数字延迟单元经过一个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A 口，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出相对于DDR2系统时钟1/4相位延迟的高占空比读操作DQS。所述读操作DQS数字延迟链，其特征在于，延迟时钟从第M级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第M-2级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述读操作DQS数字延迟链，其特征在于，M为偶数时，数字延迟单元相互抵消了M-2级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口、一个时钟反相器和一个时钟选择器A端口到选择器C端口上升沿和下降沿偏差之和。读操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了读操作DQS数字链的时钟反相器和选择器A端口到输出C端口上升沿和下降沿偏差。经过相位调整后，输出的读操作DQS上升沿和下降沿偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。M为奇数时，数字延迟单元相互抵消了 M-1级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。读操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了读操作DQS数字链时钟选择器B端口到输出C端口上升沿和下降沿偏差。经过相位调整后，读操作DQS数字延迟链延迟的时钟上升沿和下降沿偏差为O，输出时钟占空比达到了 1:1。有益效果与现有的技术方案相比，本发明的优点在于1.相对于模拟方式，本发明中所描述的数字延迟链电路不在局限于某种特定芯片设计工艺，不在受限于工艺-温度-电压影响，具有工艺-温度-电压自适应调整效果和绝对灵活的实现优势。2.本发明的数字延迟链单元采用一个时钟反相器和一个时钟选择器串联组成，选择延迟最小的时钟反相器和时钟选择器串联组成基本数字延迟单元，提高了数字延迟链的精度，系统的工作频率可以得到极大的提高。3.由于器件本身存在着上升沿和下降沿延迟偏差，如果直接采用传统的数字延迟单元电路，每个缓冲器、与门、与非门、选择器的上升沿和下降沿延迟偏差经过N级累积后，输出时钟的占空比偏差加大，可能导致输出时钟不能正常工作。数字延迟链由若干个相同的数字延迟单元串联组成，数字延迟链延迟后的时钟通过相位调整数字延迟单元调整相位，其优势在于
a.当时钟锁定数字延迟链锁定一个时钟周期数字延迟单元数量clock_locked_delaycell_num为偶数时，占空比偏差仅为I个时钟选择器A端口到C端口的偏差，当clock_locked_delaycell_num为奇数时，占空比偏差为O,在同等的工艺条件下，时钟占空比接近了 1:1。b.当写操作时钟数字延迟链输入信号one_hot_write_clk_delaycell_num锁定3/4个DDR2系统时钟周期数字延迟单元数量对应的二进制值为偶数时，占空比偏差仅为I个时钟选择器A端口到C端口的偏差，为奇数时，占空比偏差为O。在同等的工艺条件下，时钟占空比接近了 1:1。c.当写操作DQS数字延迟链输入信号one_hot_write_dqs_delaycell_num锁定I个DDR2系统时钟周期数字延迟单元数量对应的二进制值为偶数时，占空比偏差仅为I个时钟选择器A端口到C端口的偏差，为奇数时，占空比偏差为O。在同等的工艺条件下，时钟占空比接近了 1:1。d.当读操作DQS数字延迟链输入信号one_hot_read_dqs_delaycell_num锁定1/4个DDR2系统时钟周期数字延迟单元数量对应的二进制值为偶数时，占空比偏差仅为I个时钟选择器A端口到C端口的偏差，为奇数时，占空比偏差为O。在同等的工艺条件下，时钟占空比接近了 1:1。
图1为本发明的数字延迟单元。图2为本发明的时钟锁定数字延迟链电路。图3为本发明写操作时钟数字延迟链电路。图4为本发明写操作DQS数字延迟链电路。
图5为本发明读操作DQS数字延迟链电路。
具体实施例方式以下将结合附图和具体实施方式
对本发明进行详细说明。本文以128级数字延迟链，DDR2系统时钟周期为3. 75ns，频率为266Mhz，DDR2存储器为533Mhz，DDR2系统可配置相位偏移寄存器位宽为8位,每级数字延迟单元延迟量为O.1ns,时钟锁定数字延迟链起始延迟级数为11，作为实施例，所描述的实施例仅为本发明的一种实施例，并不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。本发明实施公开一种高占空比DDR2数字延迟链电路，包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链和读操作DQS数字延迟链。所述数字延迟单元，请参考附图1，由延迟最小的时钟反相器和上升沿下降沿偏差较小的时钟选择器串联组成。数字延迟单元的输入时钟进入数字延迟单元时钟选择器的端口 B，下一级数字延迟单元的输出信号经过本级数字延迟单元的时钟反相器后，连接到本级时钟选择器端口 A ;当时钟选择器选择信号为I时，本级数字延迟单元输出时钟选择器端口B信号，当本级数字延迟单元的选择信号为O时，本级数字延迟单元输出时钟选择器端口 A数据到上一级数字延迟单元。所述时钟锁定数字延迟链，请参考附图2，由128级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。时钟锁定数字延迟链的输入端接到DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num 对应的二进制值 clock_lock_delaycell_num_odd 连接到相位调整数字延迟单元，数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num作为数字延迟单元的时钟选择器的选择sel端口，one_hot_clock_lock_delaycell_num的第I位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第2位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第128位连接到延迟链第128级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第128级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到127级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第128级数字延迟单元时钟选择器的输出连接到第127级数字延迟单元时钟反相器的输入端，第127级数字延迟单元时钟选择器的输出连接到第126级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的时钟信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，当clock_lock_delaycell_num_odd时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述时钟锁定数字延迟链，时钟锁定数字延迟链从选定的第11级数字延迟单元进行延迟，11级数字延迟单元的延迟量小于一个DDR2系统时钟周期时，DDR22系统控制器增加选定数字延迟单元的数量，以此累加直到锁定一个时钟周期为止，本实例锁定一个时钟周期的数字延迟单元数量为时钟周期除以数字延迟单元延迟量取整，即3. 75/0. 1=38,由于存在线延迟等因素，数字延迟单元数量选择37。所述的时钟锁定数字延迟链，当从第37级数字延迟单元延迟时，即one_hot_clock_lock_delaycell_num第36位为I,第36级数字延迟单元时钟选择器sel端口为I,选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第37级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第36级数字延迟单元经过一个时钟选择器延迟后，输入到第35级数字延迟单元时钟反相器，经过反相器后输入到第35级数字延迟单元时钟选择器A 口，第35级数字延迟单元输出信号连接到第34级数字延迟单元时钟反相器，经过反相器后输入到第34级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元。所述的时钟锁定数字延迟链，延迟时钟从第37级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第36级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第35级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过36次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述的时钟锁定数字延迟链，数字延迟单元相互抵消了 36级时钟反相器和时钟选择器A端口到选择器C端口数字延迟单元产生的上升沿和下降沿偏差；经过37级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。时钟锁定数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了时钟锁定数字链时钟选择器B端口到输出C端口上升沿和下降沿偏差。经过相位调整后，时钟锁定数字延迟链延迟的时钟上升沿和下降沿偏差为0，输出时钟占空比达到了 1:1。所述写操作时钟数字延迟链，请参考附图3，由128级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。写操作时钟数字延迟链的输入端接到DDR2的系统时钟，write_clk_delaycell_num_odd连接到相位调整数字延迟单元，one_hot_write_clk_delaycell_num作为数字延迟单元的时钟选择器的选择sel端口，one_hot_write_clk_delaycell_num的第I位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第2位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第128位连接到延迟链第128级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第128级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到127级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第128级数字延迟单元时钟选择器的输出连接到第127级数字延迟单元时钟反相器的输入端，第127级数字延迟单元时钟选择器的输出连接到第126级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的时钟信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，当write_clk_delaycell_num_odd为I时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述写操作时钟数字延迟链，当从第28级数字延迟单元延迟时，即one_hot_write_clk_delaycell_num第27位为I,第28级数字延迟单元时钟选择器sel端口为I,选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第27级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第28级数字延迟单元经过一个时钟选择器延迟后，输入到第27级数字延迟单元时钟反相器，经过反相器后输入到第27级数字延迟单元时钟选择器A 口，第27级数字延迟单元输出信号连接到第26级数字延迟单元时钟反相器，经过反相器后输入到第26级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出高占空比相对于DDR2系统时钟3/4个相位的写操作时钟。所述写操作时钟数字延迟链，延迟时钟从第28级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第27级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第26级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过27次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述写操作时钟数字延迟链，数字延迟单元相互抵消了 26级时钟反相器和时钟选择器A端口到选择器C端口数字延迟单元产生的上升沿和下降沿偏差；经过28级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口、一个时钟反相器和一个时钟选择器A端口到选择器C端口上升沿和下降沿偏差之和。写操作时钟数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了写操作时钟数字链的时钟反相器和选择器A端口到输出C端口上升沿和下降沿偏差。经过相位调整后，输出的时钟上升沿和下降沿偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。所述写操作DQS数字延迟链，请参考附图4，由128级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。写操作DQS数字延迟链的输入端接到DDR2的系统时钟,one_hot_write_dqs_delaycell_num作为数字延迟单元的时钟选择器的选择sel端口，one_hot_write_dqs_delaycell_num的第I位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第2位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第128位连接到延迟链第128级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第128级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到127级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第128级数字延迟单元时钟选择器的输出连接到第127级数字延迟单元时钟反相器的输入端，第127级数字延迟单元时钟选择器的输出连接到第126级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的写操作DQS信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，写操作DQS数字数字延迟单元数量为奇数时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述写操作DQS 数字延迟链，one_hot_write_dqs_delaycell_num 第 36 位为 I,第37级数字延迟单元时钟选择器sel端口为I，选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第I级至第36级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第37级数字延迟单元经过一个时钟选择器延迟后，输入到第36级数字延迟单元时钟反相器，经过反相器后输入到第36级数字延迟单元时钟选择器A 口，第36级数字延迟单元输出信号连接到第35级数字延迟单元时钟反相器，经过反相器后输入到第35级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端口，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出高占空比写操作DQS。所述写操作DQS数字延迟链，延迟时钟从第37级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第36级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第35级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过36次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述写操作DQS数字延迟链，数字延迟单元相互抵消了 36级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过37级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。写操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了写操作DQS数字链时钟选择器A端口到输出C端口上升沿和下降沿偏差。经过相位调整后，写操作DQS数字延迟链延迟的时钟上升沿和下降沿偏差为0，输出时钟占空比达到了 1:1。所述读操作DQS数字延迟链，请参考附图5，由128级相同的数字延迟单元和具备数字延迟单元相同电路结构的一级相位调整数字延迟单元串联组成。读操作DQS数字延迟链的输入端接到DDR2的系统时钟，one_hot_read_dqs_delaycell_num作为数字延迟单元的时钟选择器的选择sel端口，one_hot_read_dqs_delaycell_num的第O位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端口，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端口，以此类推，第127位连接到延迟链第128级数字延迟单元时钟选择器的选择sel端口 ；输入的DDR2系统时钟连接到每一级数字延迟单元时钟选择器的B端口，除第128级数字延迟单元时钟选择器的A端口连接到固定0，从第I级数字延迟单元到127级数字延迟单元的时钟选择器A端口连接到本级数字延迟单元时钟反相器的输出，除第一级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第128级数字延迟单元时钟选择器的输出连接到第127级数字延迟单元时钟反相器的输入端，第127级数字延迟单元时钟选择器的输出连接到第126级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端。经过延迟后的写操作DQS信号连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端口，时钟选择器B端口连接到该级时钟反相器的输出端口，写操作DQS数字数字延迟单元数量为奇数时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。所述读操作DQS 数字延迟链，one_hot_read_dqs_delaycell_num 第 8 位为 I,第 9级数字延迟单元时钟选择器sel端口为1，选择该级数字延迟单元时钟选择器B端口作为该级数字延迟单元输出信号，从第一级至第8级数字延迟单元的时钟选择器sel端口为0，选择该级数字延迟单元时钟选择器A端口作为该级数字延迟单元输出信号。DDR2系统时钟从第9级数字延迟单元经过一个时钟选择器延迟后，输入到第8级数字延迟单元时钟反相器，经过反相器后输入到第8级数字延迟单元时钟选择器A 口，第8级数字延迟单元输出信号连接到第7级数字延迟单元时钟反相器，经过反相器后输入到第7级数字延迟单元时钟选择器A 口，以此类推，直至延迟信号到达第一级数字延迟单元的时钟选择器的输出C端口，第一级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出高占空比相对于DDR2系统时钟的1/4个相位的读操作DQS。所述读操作DQS数字延迟链，其延迟时钟从第9级数字延迟单元时钟选择器B端口输出到选择器C端口，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第8级时钟反相器和时钟选择器A端口到选择器C端口延迟，再经过第7级时钟反相器和时钟选择器A端口到选择器C端口延迟，以此类推，共计经过8次时钟反相器和时钟选择器A端口到选择器C端口延迟。所述读操作DQS数字延迟链，数字延迟单元相互抵消了 8级数字延迟单元时钟选择器A端口到选择器C端口产生的上升沿和下降沿偏差；经过9级数字延迟单元共计产生的偏差为I个时钟选择器B端口到选择器C端口上升沿和下降沿偏差。读操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端口，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了读操作DQS数字链时钟选择器B端口到输出C端口上升沿和下降沿偏差。经过相位调整后，读操作DQS数字延迟链延迟的时钟上升沿和下降沿偏差为0，输出时钟占空比达到了 1:1。
权利要求
1.一种高占空比DDR2数字延迟链电路，其特征在于包括数字延迟单元、时钟锁定数字延迟链、写操作时钟数字延迟链、写操作DQS数字延迟链和读操作DQS数字延迟链。
2.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于所述数字延迟单元是由延迟最小的时钟反相器和上升沿下降沿偏差较小的时钟选择器串联组成；所述数字 延迟链是由多个数字延迟单元串联而成。
3.根据权利2要求所述的高占空比DDR2数字延迟链电路，其特征在于，本级数字延迟単元的输入时钟进入数字延迟单元时钟选择器的端ロ B，下ー级数字延迟单元的输出信号经过本级数字延迟单元的时钟反相器后，连接到本级时钟选择器端ロ A ;当时钟选择器选择信号为I时，本级数字延迟单元输出时钟选择器端ロ B信号，当本级数字延迟单元的选择信号为O时，本级数字延迟单元输出时钟选择器端ロ A数据到上ー级数字延迟单元。
4.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于所述时钟锁定数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的ー级相位调整数字延迟单元串联组成。
5.根据权利要求4所述的高占空比DDR2数字延迟链电路，其特征在于所述时钟锁定数字延迟链的输入端为DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器 one_hot_clock_lock_delaycell_num 对应的ニ进制值最低位 clock_lock_delaycell_num_odd连接至相位调整数字延迟单元,数字延迟单元数量配置寄存器one_hot_clock_lock_delaycell_num作为数字延迟单元的时钟选择器的选择sel端ロ ；one_hot_clock_lock_delaycell_num的第O位连接到第I级数字延迟单元时钟选择器的选择sel端ロ，第I位连接到第2级数字延迟单元时钟选择器的选择sel端ロ，以此类推，第N-1位连接到第N级数字延迟单元时钟选择器的选择sel端ロ ；DDR2系统时钟连接到每ー级数字延迟单元时钟选择器的B端ロ，除第N级数字延迟单元时钟选择器的A端ロ连接到固定O，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端ロ连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端；第I级数字延迟单元的输出连接到相位调整数字延迟单元的时钟反相器输入端口和时钟选择器A端ロ，时钟选择器B端ロ连接到该级时钟反相器的输出端ロ，clock_lock_delaycell_num_odd为I时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。
6.根据权利要求5所述的高占空比DDR2数字延迟链电路，其特征在于所述时钟锁定数字延迟链，当从第M级数字延迟单元延迟时，即one_hot_clock_lock_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端ロ为I，选择该级数字延迟单元时钟选择器B端ロ作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端ロ为O，选择该级数字延迟单元时钟选择器A端ロ作为该级数字延迟单元输出信号；DDR2系统时钟从第M级数字延迟单元经过ー个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A ロ，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A ロ，以此类推，直至延迟信号到达第I级数字延迟单元的时钟选择器的输出C端ロ，第I级数字延迟单元输出到相位调整数字延迟单元；clock_lock_delaycell_num_odd为1时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据；当M级数字延迟单元的延迟量小于ー个DDR2系统时钟周期吋，时钟锁定鉴相器和时钟锁定数字延迟链控制器增加选定数字延迟单元的数量，以此累加直到锁定ー个时钟周期为止；反之则减少数字延迟单元的数量，以此递减直到锁定ー个时钟周期为止。
7.根据权利要求6所述的高占空比DDR2数字延迟链电路，其特征在于所述时钟锁定数字延迟链，延迟时钟从第M级数字延迟单元时钟选择器B端ロ输出到选择器C端ロ，输出时钟存在1个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，再经过第M-2级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟。
8.根据权利要求6所述的高占空比DDR2数字延迟链电路，其特征在于所述时钟锁定数字延迟链，M为偶数时，数字延迟单元相互抵消了 M-2级数字延迟单元时钟选择器A端ロ到选择器C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端ロ、一个时钟反相器和一个时钟选择器A端ロ到选择器C端口上升沿和下降沿偏差之和；时钟锁定数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了时钟锁定数字链的时钟反相器和选择器A端ロ到输出C端口上升沿和下降沿偏差；经过相位调整后，输出的时钟上升沿和下降沿偏差为I个时钟选择器B端ロ到选择器C端ロ上升沿和下降沿偏差；M为奇数时，数字延迟单元相互抵消了 M-1级数字延迟单元时钟选择器A端ロ到选择器C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端口上升沿和下降沿偏差；时钟锁定数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端ロ和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了时钟锁定数字链时钟选择器B端ロ到输出C端口上升沿和下降沿偏差；经过相位调整后，时钟锁定数字延迟链延迟的时钟上升沿和下降沿偏差为O，输出时钟占空比达到了 1:1。
9.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作时钟数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的ー级相位调整数字延迟单元串联组成。
10.根据权利要求9所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作时钟数字延迟链的输入端接到DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器 one_hot_write_clk_delaycell_num 对应的ニ进制值最低位 write_clk_delaycell_num_odd连接至相位调整数字延迟单元，one_hot_write_clk_delaycell_num作为数字延迟单元的时钟选择器的选择sel端ロ，one_hot_write_clk_delaycell_num的第0位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端ロ，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端ロ，以此类推，第N位连接到延迟链第N级数字延迟单元时钟选择器的选择sel端ロ ；输入的DDR2系统时钟连接到每ー级数字延迟单元时钟选择器的B端ロ，除第N级数字延迟单元时钟选择器的A端ロ连接到固定O，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端ロ连接到本级数字延迟单元时钟反相器的输出，除第一级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端；经过延迟后的时钟信号连接到相位调整数字延迟单元的时钟反相器输入端ロ和时钟选择器A端ロ，时钟选择器B端ロ连接到该级时钟反相器的输出端ロ，当Write_Clk_delaycell_nUm_odd为I时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。
11.根据权利要求10所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作时钟数字延迟链，当从第M级数字延迟单元延迟时，即one_hot_write_clk_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端ロ为I，选择该级数字延迟单元时钟选择器B端ロ作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端ロ为0，选择该级数字延迟单元时钟选择器A端ロ作为该级数字延迟单元输出信号；DDR2系统时钟从第M级数字延迟单元经过ー个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A ロ，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A ロ，以此类推，直至延迟信号到达第I级数字延迟単元的时钟选择器的输出C端ロ，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出相对于DDR2系统时钟延迟3/4个相位的高占空比写操作时钟。
12.根据权利要求11所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作时钟数字延迟链，延迟时钟从第M级数字延迟单元时钟选择器B端ロ输出到选择器C端ロ，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，再经过第M-2级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟。
13.根据权利要求11所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作时钟数字延迟链，M为偶数时，数字延迟单元相互抵消了 M-2级数字延迟单元时钟选择器A端ロ到选择器C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端ロ、一个时钟反相器和一个时钟选择器A端ロ到选择器C端口上升沿和下降沿偏差之和；写操作时钟数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了写操作时钟数字链的时钟反相器和选择器A端ロ到输出C端口上升沿和下降沿偏差；经过相位调整后，输出的时钟上升沿和下降沿偏差为I个时钟选择器B端ロ到选择器C端ロ上升沿和下降沿偏差；M为奇数时，数字延迟单元相互抵消了 M-1级数字延迟单元产生时钟选择器A端ロ到选择器C端ロ的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端ロ上升沿和下降沿偏差；写操作时钟数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了写操作时钟数字链时钟选择器B端ロ到输出C端口上升沿和下降沿偏差；经过相位调整后，写操作时钟数字延迟链延迟的时钟上升沿和下降沿偏差为O，输出时钟占空比达到了 1:1。
14.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作DQS数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的ー级相位调整数字延迟单元串联组成。
15.根据权利要求14所述的高占空比DDR2数字延迟链电路，其特征在干所述写操作DQS数字延迟链的输入端接到DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器 one_hot_write_dqs_delaycell_num 对应的ニ进制值最低位 write_dqs_delaycell_num_odd连接至相位调整数字延迟单元，one_hot_write_dqs_delaycell_num连接至数字延迟单元的时钟选择器的选择sel端ロ，one_hot_write_dqs_delaycell_num的第O位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端ロ，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端ロ，以此类推，第N位连接到延迟链第N级数字延迟单元时钟选择器的选择sel端ロ ；输入的DDR2系统时钟连接到每ー级数字延迟单元时钟选择器的B端ロ，除第N级数字延迟单元时钟选择器的A端ロ连接到固定O，从第I级数字延迟単元到N-1级数字延迟单元的时钟选择器A端ロ连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端；经过延迟后的写操作DQS信号连接到相位调整数字延迟单元的时钟反相器输入端ロ和时钟选择器A端ロ，时钟选择器B端ロ连接到该级时钟反相器的输出端ロ，当write_dqs_delaycell_nUm_odd为I时，相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。
16.根据权利要求15所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作DQS数字延迟链，当从第M级数字延迟单元延迟时，即one_hot_write_dqs_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端ロ为I，选择该级数字延迟单元时钟选择器B端ロ作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端ロ为O，选择该级数字延迟单元时钟选择器A端ロ作为该级数字延迟单元输出信号；DDR2系统时钟从第M级数字延迟单元经过ー个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A ロ，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A ロ，以此类推，直至延迟信号到达第I级数字延迟単元的时钟选择器的输出C端ロ，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出相对于DDR2系统时钟I个相位延迟的高占空比写操作DQS。
17.根据权利要求16所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作DQS数字延迟链，延迟时钟从第M级数字延迟单元时钟选择器B端ロ输出到选择器C端ロ，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，再经过第M-2级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟。
18.根据权利要求16所述的高占空比DDR2数字延迟链电路，其特征在于所述写操作DQS数字延迟链，M为偶数时，数字延迟单元相互抵消了 M-2级数字延迟单元时钟反相器和选择器A端ロ到输出C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端ロ、一个时钟反相器和一个时钟选择器A端ロ到选择器C端口上升沿和下降沿偏差之和；写操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器A端口数据，抵消了写操作DQS数字链的时钟反相器和选择器A端ロ到输出C端口上升沿和下降沿偏差；经过相位调整后，输出的写操作DQS上升沿和下降沿偏差为I个时钟选择器B端ロ到选择器C端口上升沿和下降沿偏差”为奇数时，数字延迟単元相互抵消了 M-1级数字延迟单元时钟反相器和选择器A端ロ到输出C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端口上升沿和下降沿偏差；写操作DQS数字延迟链第一级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了写操作DQS数字链时钟选择器B端ロ到输出C端ロ上升沿和下降沿偏差；经过相位调整后，写操作DQS数字延迟链延迟的时钟上升沿和下降沿偏差为O，输出时钟占空比达到了 1:1。
19.根据权利要求1所述的高占空比DDR2数字延迟链电路，其特征在于所述读操作DQS数字延迟链，由N级相同的数字延迟单元和具备数字延迟单元相同电路结构的ー级相位调整数字延迟单元串联组成。
20.根据权利要求19所述的高占空比DDR2数字延迟链电路，其特征在于所述读操作DQS数字延迟链的输入端接到DDR2的系统时钟，采用独热码的数字延迟单元数量配置寄存器 one_hot_read_dqs_delaycell_num 对应的 ニ进制值最低位 one_hot_read_dqs_delaycell_num作为数字延迟单元的时钟选择器的选择sel端ロ，one_hot_read_dqs_delaycell_num的第0位连接到延迟链第I级数字延迟单元时钟选择器的选择sel端ロ，第I位连接到延迟链第2级数字延迟单元时钟选择器的选择sel端ロ，以此类推，第N位连接到延迟链第N级数字延迟单元时钟选择器的选择sel端ロ ；输入的DDR2系统时钟连接到每ー级数字延迟单元时钟选择器的B端ロ，除第N级数字延迟单元时钟选择器的A端ロ连接到固定0，从第I级数字延迟单元到N-1级数字延迟单元的时钟选择器A端ロ连接到本级数字延迟单元时钟反相器的输出，除第I级数字延迟单元时钟选择器的输出端接到相位调整数字延迟单元外，第N级数字延迟单元时钟选择器的输出连接到第N-1级数字延迟单元时钟反相器的输入端，第N-1级数字延迟单元时钟选择器的输出连接到第N-2级数字延迟单元时钟反相器的输入端，以此类推，第2级数字延迟单元时钟选择器的输出连接到第I级数字延迟单元时钟反相器的输入端；经过延迟后的写操作DQS信号连接到相位调整数字延迟単元的时钟反相器输入端口和时钟选择器A端ロ，时钟选择器B端ロ连接到该级时钟反相器的输出端ロ，当read_dqs_delaycell_num_odd为I时,相位调整数字延迟单元输出时钟选择器B端口数据，反之输出选择器A端口数据。
21.根据权利要求20所述的高占空比DDR2数字延迟链电路，其特征在于所述读操作DQS数字延迟链，当从第M级数字延迟单元延迟时，即one_hot_read_dqs_delaycell_num第M-1位为1，第M级数字延迟单元时钟选择器sel端ロ为I，选择该级数字延迟单元时钟选择器B端ロ作为该级数字延迟单元输出信号，从第I级至第M-1级数字延迟单元的时钟选择器sel端ロ为0，选择该级数字延迟单元时钟选择器A端ロ作为该级数字延迟单元输出信号；DDR2系统时钟从第M级数字延迟单元经过ー个时钟选择器延迟后，输入到第M-1级数字延迟单元时钟反相器，经过反相器后输入到第M-1级数字延迟单元时钟选择器A ロ，第M-1级数字延迟单元输出信号连接到第M-2级数字延迟单元时钟反相器，经过反相器后输入到第M-2级数字延迟单元时钟选择器A ロ，以此类推，直至延迟信号到达第I级数字延迟単元的时钟选择器的输出C端ロ，第I级数字延迟单元输出时钟输入到相位调整数字延迟单元，经过相位调整，输出相对于DDR2系统时钟1/4相位延迟的高占空比读操作DQS。
22.根据权利要求21所述的高占空比DDR2数字延迟链电路，其特征在于所述读操作DQS数字延迟链，延迟时钟从第M级数字延迟单元时钟选择器B端ロ输出到选择器C端ロ，输出时钟存在I个时钟选择器B端口上升沿和下降沿偏差；然后经过第M-1级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，再经过第M-2级时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟，以此类推，共计经过M-1次时钟反相器和时钟选择器A端ロ到选择器C端ロ延迟。
23.根据权利要求21所述的高占空比DDR2数字延迟链电路，其特征在于所述读操作DQS数字延迟链，M为偶数时，数字延迟单元相互抵消了 M-2级数字延迟单元时钟选择器A端ロ到选择器C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端ロ、一个时钟反相器和一个时钟选择器A端ロ到选择器C端口上升沿和下降沿偏差之和；读操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端ロ和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器A端ロ数据，抵消了读操作DQS数字链的时钟反相器和选择器A端ロ到输出C端口上升沿和下降沿偏差；经过相位调整后，输出的读操作DQS上升沿和下降沿偏差为I个时钟选择器B端ロ到选择器C端ロ上升沿和下降沿偏差；M为奇数吋，数字延迟单元相互抵消了 M-1级数字延迟单元时钟选择器A端ロ到选择器C端ロ产生的上升沿和下降沿偏差；经过M级数字延迟单元共计产生的偏差为I个时钟选择器B端ロ到选择器C端口上升沿和下降沿偏差；读操作DQS数字延迟链第I级数字延迟单元输出到相位调整数字延迟单元时钟选择器B端口和时钟反相器输入端ロ，相位调整数字延迟单元输出时钟选择器B端口数据，抵消了读操作DQS数字链时钟选择器B端ロ到输出C端ロ上升沿和下降沿偏差；经过相位调整后，读操作DQS数字延迟链延迟的时钟上升沿和下降沿偏差为0，输出时钟占空比达到了 1:1。
全文摘要
本发明公开了一种高占空比DDR2数字延迟链电路，包括数字延迟单元、写操作时钟数字延迟链和读写操作DQS数字延迟链。数字延迟单元由时钟反相器和时钟选择器组成，写操作时钟数字延迟链和读写操作DQS数字延迟链由数字延迟单元串联构成。本发明采用全数字电路实现，不在依赖芯片生产工艺，能够实现高占空比DDR2写时钟和DQS信号，提高DDR2稳定性和工作频率。
文档编号G11C11/4063GK103050146SQ201310010030
公开日2013年4月17日 申请日期2013年1月11日 优先权日2013年1月11日
发明者吕新浩, 孙翼, 高鹏, 马涛 申请人:昆山慧凝微电子有限公司