专利名称：读出列选择和读出数据总线预充电控制信号的互锁的制作方法
技术领域：
本发明总的涉及半导体存储器。更具体地，本发明涉及列选择和预充电信号时序控制。
背景技术：
由于DRAM存储器相对于其它可用存储器而言具有高密度和高性能，使得它们可以广泛用于计算机系统中。DRAM存储器可以用在诸如硬盘驱动缓存器这样的能够快速存取大量数据存储的其他应用中。虽然SRAM的性能是相当的，但是，SRAM存储器单元相对大，导致芯片的每单元面积具有低的存储密度。另一方面，闪速存储器具有优于DRAM的存储密度，然而读和写(编程)的性能相对差。从而，DRAM在存储密度和性能之间提供最佳的平衡。本领域内的普通技术人员应该对DRAM体系结构非常熟悉。DRAM存储器阵列包括典型地以折叠(folded)位线结构排列的字线行和位线列，存储器单元位于字线和位线的交叉点处。位线感应放大器经由位线检测保存在存储器单元存储电容器上的电荷，并且列选择装置将所读取的数据传送到数据总线。在计算机系统中使用的DRAM是连接到印刷电路板(PCB)的商品装置，但DRAM也可以作为宏嵌入在系统中，诸如微控制器或者专用集成电路(ASIC)。在这两种实现方案中，DRAM内核仍是一样的，并且启用其操作所需的外围电路也是相同的。图1是示出典型的DRAM宏或者嵌入式DRAM的例子的框图。DRAM宏10包括四个存储块12、本地块输入/输出(I/O)电路14和宏I/O和控制电路16。每个存储块12分为四个体18，并且每个体进一步分为四分体20。在每个块12中有多个块12的四个体18共享的本地读出数据总线(DB)对(DB/DB*) 22。图1中仅示出一个本地读出DB对22。在当前所示例子中，用读出操作从四个块12中的一个提供数据。在所选择的块12中，从四个体18的其中一个将该数据确立到本地读出DB对22。本地读出DB对22上的数据提供到本地块I/O电路14，并且最终通过宏I/O和控制电路16传递到系统。写操作以相反方向进行，但通过图1中未示出的本地写DB对。图2是图1中所示的一个存储器块12的详细框图。从现在开始，以“ [η] ”结尾的信号名称标示该信号所关联的体，其中η是任一整数。Bank
到Bank[3]的每个体包括位线感应放大器/列选择装置(BLSA和Y-sel装置)30的两个阵列(或者块)和用于存储器单元阵列34的WL驱动32的阵列(或者块)。存储器阵列中的位线可以折叠并且交错分布。每个块18最少具有两个Y驱动电路36，其中每个Y驱动电路36可以提供任一预定数量的Y选择信号(Y-sel)，该数量依赖于DRAM的体系结构。本领域内的普通技术人员应该可以理解，每个体可以包含图2中未示出的其他电路。位于图2下部的是本地块I/O电路14，包括读出DB预充电电路。读出DB对22耦合到所有四个块18的BLSA和Y_sel装置30，并且耦合到本地块I/o电路14。每个Y驱动电路36接收全局使能信号Y_selr_gen和诸如用于Bank [O]的AYi [O]的不同的译码列地址信号。Bank [O]的另一个Y驱动电路36来接收AYj [O]。AYi [O] /AYj [O]可以包括列地址信息和体地址信息。本领域内的普通技术人员可以理解，许多列地址信号可以用于激活电路块30中的多个列选择装置中的一个或者多个。Y-Selr_gen是全局通用使能信号，其是从读出命令译码的命令。更具体地，该信号可以是相对于全局位线感应时序信号而选择其上升沿时刻的脉冲。图3示出如何应用该信号。本地块I/O电路14包括由信号Rdb_pre控制的读出数据总线预充电和均衡装置。注意到可以使用任一预充电方案，但是对于以下例子，将读出DB对22预充电到VDD。图3是示出一个Y驱动电路36的电路图。更具体地，图3示出接收列地址信号AYi [O]的Y驱动电路36。这是由NAND (与非)门40和三个串联的反相器42、44和46组成的简单电路。NAND门40接收至少一个列寻址信号AYi [O]和全局使能信号Yselr_gen。所得信号Y-sel驱动一个或者多个列选择装置的门。由于AYi
包括体地址和列地址信息，则仅激活所选择体中的列选择装置。本领域内普通技术人员都熟悉通过适合的列译码逻辑来产生AYi [O]。仅当Yselr_gen处于有效电平(即，对于本例而言处于逻辑I或者高逻辑状态)时才启用该驱动电路36。Y驱动电路36可以包括许多类似电路，每一个接收Yselr_gen和不同的列寻址信号。图4是示出读出DB对预充电电路与BLSA和Y_sel装置30的一种可能结构的电路图。如前所述，读出DB对预充电电路典型地在本地块I/O电路14中实现。BLSA和Y_sel装置30电路示出通过公知的交叉耦和位线感应放大器50读取和放大并且随后经由读出选择电路传送到互补数据总线DB和DB*的互补位线BLO和BL0*。所示位线感应放大器50在本领域内是公知的，并且由信号sp*和sn通过使能晶体管52和54来激活。读出选择电路包括用于位线对BLO和BL0*的η沟道串联下拉晶体管(也称之为列选择装置)56、58、60和62。仅出于示例目的，示出具有用于位线对BLn和BLn*的η沟道串联下拉晶体管57、59、61和63的另一个读出选择电路。晶体管56和58串联在DB*和电源电压VSS之间，而晶体管60和62串联在DB和VSS之间。晶体管56和60的栅极端接收列选择信号Y_sel0，而晶体管58和62的栅极端分别连接到BLO和BL0*。该电路在本领域内是公知的，并且已经发现是用于将读出数据置于VDD预充电数据总线线路上的快速电路。包括一对P沟道晶体管66和68的数据总线预充电电路64响应于预充电控制信号Rdb_pre将VDD连接到DB和DB*，预充电控制信号Rdb_pre由反相器进行反相。优选地，图2-4中所示的DRAM可以在高速下操作，意味着例如可以快速执行从任一体的连续读出操作。在图2-4的DRAM中，可以进行交错的体操作，允许在一个时钟周期内一个体18将数据置于读出数据总线对22上，并且，在下一时钟周期内另一个体18将数据置于同一读出数据总线对22。在下一个体可以将数据置于其上之前，读出数据总线对22必须被预充电。预充电脉冲必须在第一体中的Y-sel脉冲结束之后开始，并且在下一个体的Y-sel脉冲开始之前释放。如果时序不正确并且发生交迭，即，如果在任一其它体中的Y-sel有效的同时激活预充电脉冲，则读出数据总线对22上的数据可能会丢失，并且可能出现Vdd和Vss之间的直接电流路径。当DRAM设计在低频操作时，可以在信号沿之间提供大的时序裕度，以防止任何交迭。然而，如果要求高的时钟速度(即，1GHz)，则没有充足时间来提供大的时序裕度，因此列选择和数据总线预充电信号的相对时序必须精确。以下参考图2-4中所示电路和图5的时序图来讨论现有技术DRAM的不精确时序。该时序图不出时钟信号CLK、使能信号Yselr_gen、预充电控制信号Rdb_pre、列选择信号Y-sel [3]和Y-sel [O]以及本地读出数据总线对DB/DB*的信号轨迹。列选择信号Y_sel [3]是产生用于Bank[3]的，而列选择信号Y_sel [O]是产生用于Bank
的。该时序图示以交错操作首先从Bank[3]读出数据、随后从Bank
读出数据的时序。在此图中，和系统时钟CLK 同步产生 Yselr_gen 和 Rdb_pre。在读出操作之前，Rdb_pre处于高逻辑状态以导通图4中的预充电晶体管66和68。从而，DB和DB*以高逻辑状态开始。Bank[3]中的读出操作开始于转变箭头80处，其中响应于CLK的上升沿，Yselr_gen变为高而Rdb_pre降为低。Rdb_pre降为低将DB和DB*从预充电装置66和68释放。响应于Yselr_gen和如AYi [3]的译码地址，Y-sel [3]在转变箭头82处驱至高，以将数据经由列选择装置耦合到DB和DB*。在此特定例子中，DB降为低逻辑状态，而DB*保持在高逻辑状态。随后，YselLgen在转变箭头84处驱至低，以停用所有的列选择装置。由于DB和DB*必须被预充电，所以将Rdb_pre驱至高，以将DB和DB*预充电回到高逻辑状态，如转变箭头86处所示。因此，完成第一读出存取周期并且开始第二读出存取周期。在转变箭头88处，Yselr_gen再次驱至高，以驱动Y_sel [O],并且Rdb_pre驱至低，以停用预充电晶体管66和68。预充电信号Rdb_pre的下降沿和上升沿的时序将相对于CLK信号保持稳定。然而，由于用于Bank
的Y驱动电路36与Yselr_gen的源的物理距离,Yselr_gen上升沿和下降沿存在传播延迟。Bank [O]中Yselr_gen的稍迟到达将导致Y_sel [O]相对于Rdb_pre产生得较迟，这如转变箭头90所示,使得Y-sel [O]在Rdb_pre上升之后保持高。从而，由于列选择装置在时间tl期间开启同时预充电晶体管66和68导通，所以可能会失去DB和DB*上的数据。此外，由于DB和DB*仅将来自Bank [O]的数据保持一段短的时间，如果有任一数据被成功地施加到DB和DB*，则数据总线感应放大器(未示出)可能没有足够的时间来读取数据。另外，两个预充电晶体管66和68和列选择晶体管(即晶体管56和60)同时导通使得会在VDD和VSS之间建立不期望的直接电流路径。如上所述，由于DRAM的存储体(Bank
到Bank[3])的固有几何构形，Y_sel信号的时序根据所存取的体相对于预充电信号Rdb_pre的时序会改变。为了解决信号的传播延迟以确保数据完整性，可以提供更多时序裕度，但这会导致该装置执行的更慢。从而，期望提供一种从不同体高速可靠地读出数据的DRAM电路和系统。
发明内容
本发明的目的是为了降低和消除现有技术的至少一个缺陷。更具体地，本发明的目的是提供一种用于产生非交迭的读出数据总线预充电和列选择使能信号的电路和系统。根据第一方面，本发明提供具有第一体和第二体的动态随机存取存储器，每一体具有用于读取数据的感应放大器和用于将所读取的数据耦合到读出数据总线的列选择装置。该存储器包括第一时序互锁电路、第二时序互锁电路、预充电逻辑电路和读出数据总线预充电电路。第一时序互锁电路对应于第一体。第一时序互锁电路提供具有第一持续时间的第一列选择使能脉冲和具有第二持续时间的第一数据总线预充电停用脉冲，其中第一列选择使能脉冲相对于第一数据总线预充电停用脉冲是内嵌的。第二时序互锁电路对应于第二体。第二时序互锁电路提供具有第一持续时间的第二列选择使能脉冲和具有第二持续时间的第二数据总线预充电停用脉冲，其中第二列选择使能脉冲相对于第二数据总线预充电停用脉冲是内嵌的。预充电逻辑电路顺序产生响应于第一数据总线预充电停用脉冲的第一主数据总线预充电停用脉冲和响应于第二数据总线预充电停用脉冲的第二主数据总线预充电停用脉冲。第一主预充电停用脉冲和第一列选择使能脉冲的时序关系和第二主预充电停用脉冲和第二列选择使能脉冲的时序关系基本相同。读出数据总线预充电电路为读出数据总线预充电。第一主数据总线预充电停用脉冲和第二主数据总线预充电停用脉冲的每一个将读出数据总线预充电电路停用第二持续时间。根据本发明的实施例，第二时序互锁电路和第一时序互锁电路具有相同的电路结构。第一时序互锁电路可以包括激活延迟电路、预充电停用脉冲发生器电路和列选择脉冲发生器电路。激活延迟电路接收并且延迟存取信号。激活延迟电路提供延迟第一时间的存取信号。预充电停用脉冲发生器电路响应于延迟第一时间的存取信号来产生具有第二持续时间的第一数据总线预充电停用脉冲。预充电停用脉冲发生器电路响应于延迟第一时间的存取信号来提供延迟第二时间的存取信号。列选择脉冲发生器电路响应于延迟第二时间的存取信号来产生具有第一持续时间的第一列选择使能脉冲。第一持续时间少于第二持续时间。在本实施例中，激活延迟电路包括用于接收和延迟存取信号的可编程延迟电路，其中所述延迟电路提供延迟第一时间的存取信号。预充电停用脉冲发生器电路包括第一逻辑门，其具有用于接收延迟第一时间的存取信号的第一输入端和连接到反相元件的串行链的第二输入，其中反相元件的串行链接收延迟第一时间的存取信号。在此实施例中，反相元件中的一个包括可编程延迟电路，并且反相元件中的另一个包括第二逻辑门，其具有耦合到可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。在本实施例的另一方面中，列选择脉冲发生器包括第一逻辑门，其具有用于接收延迟第二时间的存取信号的第一输入端和连接到反相元件的串行链的第二输入端，其中反相元件的串行链接收延迟第二时间的存取信号。在此实施例中，反相元件中的一个包括可编程延迟电路，并且反相元件中的另一个包括第二逻辑门，其具有耦合到可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。在第二方面中，本发明提供用于控制存储器的一个体的读出访问的时序互锁电路。时序互锁电路包括激活延迟电路、预充电停用脉冲发生器电路和读出列选择脉冲发生器电路。激活延迟电路接收并且延迟读出访问信号，并且提供延迟第一时间的读出访问信号。预充电停用脉冲发生器电路响应于延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲。此外，预充电停用脉冲发生器电路响应于延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号。读出列选择脉冲发生器电路响应于延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲。第二持续时间少于第一持续时间。本方面的实施例如下所述。激活延迟电路包括用于接收和延迟读出访问信号的第一可编程延迟电路，其中所述第一可编程延迟电路提供延迟第一时间的读出访问信号。预充电停用脉冲发生器电路包括第一逻辑门，其具有用于接收延迟第一时间的读出访问信号的第一输入端和连接到反相元件的第一串行链的第二输入端。反相元件的第一串行链接收延迟第一时间的读出访问信号。反相元件的第一串行链中的一个反相元件包括第二可编程延迟电路，并且反相元件的第一串行链的另一个反相元件包括第二逻辑门，其具有耦合到第二可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。读出列选择脉冲发生器包括第三逻辑门，其具有用于接收延迟第二时间的读出访问信号的第一输入端和连接到第二串串联的反相元件的第二输入端。第二串串联的反相元件接收延迟第二时间的读出访问信号。第二串串联的反相元件中的一个反相元件包括第三可编程延迟电路，而第二串串联的反相元件的另一个反相元件包括第四逻辑门，其具有耦合到第三可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。在另一个实施例中，第二可编程延迟电路和第三可编程延迟电路配置相同。在第三方面，本发明提供用于将数据从至少一个存储体的位线传送到读出数据总线的方法。该方法包括:a)产生本地数据总线预充电停用脉冲和本地列选择使能脉冲；b)产生主数据总线预充电脉冲；c)停用读出数据总线预充电电路；和d)驱动至少一个存储体的列选择装置。本地数据总线预充电停用脉冲具有第一持续时间，并且响应于体存取信号而产生。本地列选择使能脉冲具有第二持续时间，并且响应于体存取信号而产生。本地数据总线预充电停用脉冲、本地列选择使能脉冲和体存取信号全部对应于至少一个存储体。主数据总线预充电脉冲响应于本地数据总线预充电停用脉冲而产生。读出数据总线预充电电路响应于主数据总线预充电脉冲而停用第一时间段。在停用读出数据总线预充电电路时，响应于本地列选择使能脉冲驱动至少一个存储体的列选择装置。本方面的实施例如下。步骤a)还包括:i)产生具有第一持续时间的第二本地数据总线预充电停用脉冲，和ii)产生具有第二持续时间的第二本地列选择使能脉冲。响应于第二体存取信号来产生第二本地数据总线预充电停用脉冲，其中，第二本地数据总线预充电停用脉冲和第二体存取信号对应于第二存储体。第二本地列选择使能信号响应于第二体存取信号而产生，其中在体存取信号之后的预定时间提供第二体存取信号。步骤b)还包括在产生主数据总线预充电脉冲之后响应于第二本地数据总线预充电停用脉冲来产生第二主停用预充电脉冲。步骤c)包括响应于第二主数据总线预充电脉冲将读出数据总线预充电电路停用持续第一时间段，并且步骤d)包括在响应于第二主数据总线预充电脉冲来停用读出数据总线预充电电路时，响应于第二本地列选择使能脉冲驱动第二存储体的列选择
>J-U ρ α装直。在本方面的进一步实施例中，本地列选择使能脉冲内嵌在本地数据总线预充电停用脉冲内，并且主数据总线预充电脉冲和列选择使能脉冲所具有的时序关系与第二主数据总线预充电脉冲和第二列选择使能脉冲具有的时序关系相同。此外，当存储器在低于存储器的最大操作频率的频率操作时，通过同步控制信号可延长本地数据总线预充电停用脉冲的第一持续时间和本地列选择使能脉冲的第二持续时间。通过下面结合附图对本发明特定实施例的描述，本发明的其它方面和优点对于本领域内的普通技术人员而言显而易见。
参考以下附图，仅通过示例，描述本发明的实施例，其中:图1是现有技术的嵌入式DRAM的框图；图2是示出图1的嵌入式DRAM的一个存储块的细节的框图；图3是列驱动电路的电路图；图4是示出读出数据总线预充电电路、位线感应放大器和列选择装置的电路图；图5是示出图2所示存储块的交错读出操作的时序图；图6的DRAM框图具有根据本发明实施例的列选择和预充电信号互锁电路；图7是根据本发明的实施例的图6的时序互锁电路的电路图；图8是根据本发明的实施例的图6的预充电逻辑电路的电路图；图9是图6的列驱动电路的电路图；以及图10的时序图示出根据本发明实施例的列选择和预充电信号互锁方案的操作。
具体实施例方式本发明披露一种用于DRAM存储器的列选择和预充电信号互锁方案。该信号互锁系统包括和DRAM存储器的每个体相关联的列读出使能电路，用于产生用来将数据耦合到共同读出数据总线的列选择信号，并且产生用来停用读出数据总线预充电装置的读出数据总线预充电停用信号。每个列读出使能电路包括具有可调元件的脉冲发生器电路，用于在读出操作中产生至少一个列选择信号脉冲和读出数据总线预充电停用脉冲。脉冲发生器电路中的电路系统确保列选择脉冲总是和读出数据总线预充电停用脉冲内嵌。从而，在有效的列选择装置和有效的读出数据总线预充电装置之间不存在交迭。事实上，从任一时序电路产生的列选择信号脉冲和预充电停用信号脉冲互相互锁，并且具有对于块中的所有体而言固定的相对时序。更具体地，基于从每一体产生的信号停用数据总线预充电装置并且激活合适的列选择信号。随后，停用列选择信号并且启用数据总线预充电装置。相应地，每个体的列读出使能电路可以停用数据总线预充电装置。这样，确保在交错读出操作期间不发生时序冲突。图6的框图示出具有根据本发明的实施例的列选择和读出数据总线预充电信号互锁结构的DRAM存储器块。附加符号“ [η] ”的信号名称和标记指示与之关联的特定的体，其中η可以是包括零的整数。DRAM存储块100包括标记为Bank [O]、Bank [I]、Bank [2]和Bank[3]的四个存储体，每一个存储体具有存储器单元阵列102、字线驱动阵列104和BLSA和Y-sel装置块106。所有的BLSA和Y_sel装置块106连接到本地读出数据总线对108。这些电路可以和图2的现有技术DRAM存储块12所示的电路相同。优选地位于体中央(此例中是Bank
和Bank[l]之间)的是读出DB电路块110，包括类似于图4中所示的DB预充电装置。本领域内的普通技术人员可以理解，为了简化该电路图，并没有示出启用DRAM存储块的正确操作所需的其他电路。每一体和列读出使能电路112相关联，其中每个列读出使能电路产生列选择信号Y_sel和读出DB预充电停用信号。Bank [O]的读出DB预充电停用信号示为rdbeq_gen
。Y_sel可以是用于激活至少一个列选择装置的至少一个信号线。预充电逻辑电路114响应于来自块中的任一体的数据总线预充电停用脉冲(如本例中的rdbeq_gen
)来产生主预充电停用信号Rdb_pre。
图6中示出和Bank [O]相关联的一个列读出使能电路的电路块，并且以下对该特定的列读出使能电路112的描述适用于其它体的其他列读出使能电路112。列读出使能电路112包括列选择驱动电路(Y驱动电路)116、时序互锁电路118和感应放大器使能电路120。Bank [O]的每个Y驱动电路116接收列地址信号AYi [O]或者AYj [O]，以选择至少一个电路116。响应于Bank
的列使能信号Ydrv_en[O]，启用所选择的Y驱动电路116，用于产生一个或者多个列选择信号(Y-sel)。图9示出一个Y驱动电路116的电路细节。时序互锁电路118用于响应于两个信号saen
和rd_bk_ltch[O]来产生使能信号Ydrv_en
和预充电使能信号rdbeq_gen
作为脉冲信号。响应于体激活信号Bk_act [O]，产生位线感应放大器使能信号saen
。尽管图6中未示出，但是，由任一读出、写或者刷新操作中的一种形式的saen
信号来启用BLSA和Y_sel装置块106中的位线感应放大器。在当前所示存储体系结构中，写和刷新操作不需要使用本地读出DB对和读出列选择装置。因而，另外的读出信号rd_bk_ltch
用于将时序互锁电路118的操作限制为仅是读出操作。根据本发明的实施例，当存储器以低于最大操作频率的频率操作时，由时序互锁电路118接收同步信号bk_clk
,以扩展Ydrv_en
和rdbeq_gen[O]信号的脉宽。以下进一步描述该特征。要执行对其它体的读出操作时，和该体相关联的时序互锁电路118产生同样的信号。时序互锁电路118包括用于产生Ydrv_en
和rdbeq_gen
的可调异步延迟电路。更具体地，Ydrv_en
脉冲内嵌在rdbeq_gen
脉冲中，并且二者之间的时序通过时序互锁电路118中的电路相互固定或者互锁。如图7的时序互锁电路118的电路图所示，脉冲的持续时间是可变的。感应放大器使能电路120包括产生至少一个信号的电路，该信号用来相对于字线的激活来启用位线感应放大器。本领域内的普通技术人员可以理解，在激活字线之后的预定时间激活位线感应放大器，使得可以可靠地读取位线上的电压。感应放大器使能电路120产生感应放大器使能信号saen，该信号发送到其他电路(未示出)，用于产生图4所示的位线感应放大器控制信号sp*和sn。在本例中，信号saen还由时序互锁电路118用于产生Ydrv_en[O]和rdbeq_gen[O]。Saen信号的产生从Bank
的体激活信号Bk_act [O]的上升沿开始，该上升沿指示所选择体中的操作开始。体激活信号Bk_act
驱至用于任何活活动的有效逻辑状态，体活动包括读出、写或者刷新操作。注意到，任一列读出使能电路112都不接收或产生全局块使能信号。从图6可明显看出，每个列读出使能电路112接收自己的信号集(AY1、Bk_act、rd_bk_ltch、Ayj和bk_elk)并且产生自己的控制信号(Ydrv_en和rdbeq_gen)。预充电逻辑电路114从每个体(Bank[O]到Bank[3])接收四个本地预充电停用信号rdbeq_gen
到rdbeq_gen[3],并且包括用于产生主读出数据总线预充电信号Rdb_pre的电路。通过四个rdbeq_gen
到rdbeq_gen [3]脉冲信号的任一个使主读出数据总线预充电信号Rdb_pre脉冲无效,其中无效脉冲的宽度是预定的持续时间。Rdb_pre信号用来导通或者截止图4的预充电晶体管66和68。在本实施例中，预充电逻辑电路114仅产生主预充电停用信号Rdb_pre。这归因于图4中使用的读出数据总线预充电方案。然而，本领域中的普通技术人员可以理解，可以响应于任一rdbeq_gen[n]脉冲从预充电逻辑电路114产生要求更多控制信号的精细读出数据总线预充电方案。在通常操作中，使用执行从Bank
进行读出访问的例子，时序互锁电路118首先将rdbeq_gen
驱至无效逻辑状态，用来停用读出DB预充电装置66和68。随后，在预定延迟之后，YSelr_gen
脉变为有效逻辑状态一段时间，以激活合适的Y_sel信号。随后，rdbeq_gen
将驱至有效逻辑状态，以启用DB预充电装置，准备对同一块中的不同体进行下一次读出。从而，每个体的时序互锁电路118可以将读出DB预充电装置停用一段时间，该时间足以确保可以通过有效η沟道下拉晶体管将数据完全从位线感应放大器传送到读出DB。本领域内的普通技术人员可以理解，信号的有效或者无效逻辑状态取决于所使用的电路。图7是根据本发明实施例的图6中所示的时序互锁电路118的电路图。该电路用于响应于对相应体的读出操作来产生列选择和DB预充电停用信号。该电路包括激活延迟电路200、数据总线预充电停用脉冲发生器电路202和读出列选择脉冲发生器电路204。激活延迟电路200在相应体的读出操作开始时延迟读出信号上升沿的传播。响应于该上升沿，预充电脉冲发生器电路202产生低逻辑状态rdbeq_gen[n]脉冲，并且读出列选择脉冲发生器电路204并行产生高逻辑状态YdrV_en[n]。参见图4，请注意，读出DB预充电装置在低rdbeq_gen[n]脉冲期间停止,而列选择装置在高Ydrv_en[n]脉冲期间开启。高逻辑状态Ydrv_en[n]的上升沿和下降沿出现在rdbeq_gen[η]脉冲的下降沿和上升沿之间(即，Ydrv_en [η]内嵌在 rdbeq_gen[n]中)。激活延迟电路200包括接收信号saen [η]和rd_bk_ltch [η]的NAND门206和用于延迟NAND门206的输出并提供反相输出的第一延迟电路208。虽然本实施例使用saen和rd_bk_ltch，但是可用作存储器中的时序基准起始时间的任一适合信号都可以用来触发信号脉冲的产生。数据总线预充电停用脉冲发生器电路202包括串联在第一延迟电路208和NAND门220的一个输入之间的反相器210、反相器212、第二延迟电路214、反相器216和NAND门218。NAND门220的第二输入连接到第一延迟电路208的输出。NAND门220的输出连接到反相器222和224，其中反相器224提供信号rdbeq_gen[n]。NAND门218的第二输入接收时钟信号bk_clk[n]。读出列选择脉冲发生器电路204包括串联在反相器212的输出和NAND门232的一个输入之间的第三延迟电路226、反相器228和NAND门230。NAND门232的第二输入连接到反相器212的输出，并且NAND门230的第二输入接收信号bk_clk[n]。NAND门232的输出连接到提供信号Ydrv_en[n]的反相器234。用于在电路202和204中产生脉冲的门的结构在本领域内是公知的，并且本领域内的普通技术人员可以理解所产生脉冲的持续时间取决于上升沿在串联的电路元件中的异步传播延迟。在数据总线预充电停用脉冲发生器电路202中，电路元件210、212、214、216和218确定该延迟。在读出列选择脉冲发生器电路204中，电路元件226、228和230确定该延迟。延迟电路208、214和226是可编程的，意味着可以通过熔断器和/或编程寄存器来定制和设置延迟量。本领域内的普通技术人员应该对可以实现可编程延迟电路的许多不同方法很熟悉。每个延迟电路都经过特定的调节(或编程)以确立多个信号之间的时序关系，并且更具体地用于体的读出操作中使用的那些信号。第一延迟电路208提供位线感应放大器建立时间，使位线感应放大器具有足够的时间来在位线数据耦合到读出DB对之前锁存该位线数据。另外，如果延时太短，互补位线上产生差别将不充分，并且在读出DB对上出现不正确的数据。第二延迟电路214设置低rdbeq_gen[n]脉冲的基本持续时间，并且第三延迟电路226设置高Ydrv_en[n]脉冲的基本持续时间。在一个实施例中，延迟电路214和226都可以独立调节。这使rdbeq_gen[n]预充电停用脉冲的宽度相对于Ydrv_en[n]脉冲的下降沿而延长。可调性的实际限制由周期中可用的时间量、YdrV_en[n]脉冲的最少所需宽度以及确保对下一个周期的读出数据总线对进行充分预充电所需的最小时间。在替代实施例中，延迟电路214和226具有大体相同的延迟。在这样的实施例中，不需要延迟电路226，并且可将延迟电路214的输出连接到反相器228的输入。反相器210和212确保高Ydrv_en[n]脉冲的上升沿在低rdbeq_gen [η]脉冲的下降沿之后产生,并且低rdbeq_gen [η]脉冲的宽度相应延长。电路202和204的独特特征是包含同步信号bk_clk [η]，其用于门控激活延迟电路200提供的延迟的上升沿。在本实施例中，信号bk_clk[n]用作rdbeq_gen[n]的上升沿和Ydrv_en[n]的下降沿的次级控制。优选地,rdbeq_gen[η]的下降沿和Ydrv_en的上升的出现是从特定块的读出周期中第二上升时钟沿产生的信号的结果。在本例中，该信号可以是感应放大器使能信号saen。优选地，信号bk_clk[n]响应于该体的读出周期中的第三上升时钟沿上升，并且保持高逻辑状态两个时钟周期。blk_clk信号对数据总线预充电停用脉冲发生器电路202和读出列选择脉冲发生器电路204的效应如下所述。NAND门218在其两个输入都为高逻辑状态时产生低逻辑状态。因此，如果仅其中一个输入处于高逻辑状态，输出将保持在高逻辑状态，直到另外一个输入上升到高逻辑状态。因而，如果bk_clk[n]先上升，那么NAND门220输出处的脉冲的持续时间由反相器210、212,216和第二延迟电路214的延迟确定。另一方面，如果由激活延迟电路200产生的上升沿首先到达NAND门218，那么NAND门220输出处的脉冲的持续时间有效延伸到bk_clk[n]上升到高逻辑状态，即，当bk_clk[n]在读出周期的第三个上升时钟沿之后上升时。注意到同样的效应适用于NAND门230并且用于NAND门232的输出。在高速操作中，即对于快速时钟CLK，bk_clk[n]首先上升到高逻辑状态以启用NAND门218和230。那么，rdbeq_gen[n]和Ydrv_en[n]的脉冲持续时间主要分别由第二延迟电路214和第三延迟电路226确定激活延迟电路200的上升沿输出的延迟与时钟CLK速度无关。并且在慢的时钟CLK操作中，在NAND门218和230接收到来自延迟电路200的上升沿输出之后，bk_clk[n]将上升到高逻辑状态。这样得到使测试和速度区分(binning)有更大灵活性的较宽脉宽，而不需要大量延迟元件。rdbeq_gen[n]和Ydrv_en[n]的上升沿和下降沿的顺序如下所述。预充电脉冲发生器电路202将rdbeq_gen[n]驱至低逻辑状态，使得读出DB预充电装置停用，随后读出列选择脉冲发生器电路204将YdrV_en[n]驱至高逻辑状态。该顺序由通过反相器210和212的延迟确定，并且确保在读出DB预充电装置关闭之后把来自位线感应放大器的数据传送到读出DB对。在Ydrv_en[n]保持在高逻辑状态持续足够的时间量(高脉冲宽度由读出列选择脉冲发生器电路204来设置)之后，YdrV_en[n]驱至低逻辑状态，以使列选择装置取消选定，并且使读出DB对从位线感应放大器去稱合。随后，rdbeq_gen[n]驱至高逻辑状态以启用读出DB预充电装置，使读出DB对准备进行从另一个体的读出操作。
图8是预充电逻辑电路114的电路图。该电路响应于本地数据总线预充电停用信号 rdbeq_gen
、rdbeq_gen [I]、rdbeq_gen [2]和 rdbeq_gen[3]中的任一个脉变为低逻辑状态而产生主预充电停用Rdb_pre脉冲。预充电逻辑电路114包括NAND门300和302、NOR (或非)门304和两个串联的反相器306和308。NAND门300接收信号rdbeq_gen
和 rdbeq_gen [I]，而 NAND 门 302 接收信号 rdbeq_gen [2]和 rdbeq_gen [3]。NAND 门 300 和302的输出提供给NOR门304的两个输入。NOR门304的输出随后提供给反相器306的输入，反相器306的输出连接到反相器308的输入。反相器308的输出驱动主预充电停用信号Rdb_pre。该电路还可以用于延长rdbeq_gen[n]脉冲的持续时间的次级延迟,通过选择串联逻辑门中的装置的大小使得rdbeq_gen[n]的下降沿快速传播，以产生低Rdb_pre,而Rdbeq_gen[n]的上升沿传播的更慢，以延迟Rdb_prel的上升沿。现在参考图4的电路描述预充电逻辑电路114的操作。在本例中，在块的人一个体中都没有执行读操作时，所有四个本地数据总线预充电停用信号都保持在高逻辑状态，使得Rdb_pre处于高逻辑状态。这进而使图4的读出DB预充电装置开启。在对任一体的读出操作中，其中一个本地数据总线预充电停用脉冲将脉变为低逻辑状态一段时间。这将使得信号Rdb_pre相应地脉变为低逻辑状态。预充电逻辑电路114的该电路结构是用于获取该期望结果的逻辑电路的一个例子。本领域内的普通技术人员可以理解可以有用于执行同样逻辑功能的多种电路结构。图9是和Bank [O]相关联的Y驱动电路块116中的一个Y驱动电路的电路图。该电路和图3中的Y驱动电路相同。Y驱动电路116包括串联的NAND门400和反相器402、404和406。NAND门400接收列地址信号AYi [O]和使能信号Ydrv_en
脉冲，并且通过反相器402、404、和406产生对应的Y_sel脉冲。该Y_sel脉冲提供给诸如图4的晶体管56和60的列选择装置。本领域内的普通技术人员可以理解在Y驱动电路块116中存在多个Y驱动电路，每一个接收不同的列地址信号，但全都接收YdrV_en [O]信号。图10是示出根据本发明的实施例的列选择和预充电信号互锁方案的操作的时序图。参考图4和图6-9来描述该时序图。该时序图示出交错的体读出操作，在同一块中首先从Bank [3]读出并且随后从Bank [O]读出。图10中示出以下信号轨迹:时钟CLK，时钟使能信号bk_clk,字线WL,感应放大器使能信号saen,列使能信号Ydrv_en,列选择信号Y_sel,读出DB预充电停用信号rdbeq_gen和主预充电停用信号Rdb_pre。除了信号Rdb_pre以
相关联的所有标识的信号使用体标识符[3]标注,而与Bank
标识的信号使用体标识符[O]进行标注。假设块中的所有体Bank [O]到Bank [3]从空闲状态开始，意味着不存在对块的任一体的读出操作。更具体地，由于在序列图开始时不存在对Bank[3]和Bank
的访问，贝Ij信号rdbeq_gen [3]和rdbeq_gen [O]保持在高逻辑状态,使得Rdb_pre保持在高逻辑状态，以使读出DB对通过图4的晶体管66和69预充电。Bank[3]的读出周期随着第一上升时钟边沿Cl开始，其中读出命令由存储器译码。这可以包括行地址译码，用于在转变箭头500处激活字线WL
。通过激活WL[3]，当连接到WL[3]的存储器单元耦合到位线时，在之前预充电的位线上产生电势差。位线感应放大器随后通过saen[3]启用，saen[3]是通过转变箭头502处的CLK的第二上升沿启用的(响应于体激活信号Bk_act[3] )。Saen [3]信号从Bk_act[3]信号延迟， 以确保在字线上升和启用位线感应放大器之间存在足够的延迟，以保证在位线感应产生之前具有充分的位线差。一旦saen [3]上升到高逻辑状态，并且rd_bk_l tch[3]处于高逻辑状态以指示对于Bank[3]的读出操作，图7的激活延迟电路200在其输出产生上升沿。该上升沿传播通过图7的数据总线预充电停用脉冲发生器电路202和读出列选择脉冲发生器电路204。如转变箭头504所示，在相对于图7的门206的下降沿延迟时间tl之后，rdbeq_gen[3]下降为低逻辑状态。这使得rdb_pre下降，释放图4的读出数据总线预充电装置。Rdbeq_gen[3]下降之后，在延迟时间t2之后，Ydrv_en[3]上升为高逻辑状态，这进而使得所选择的Y-sel[3]信号上升。时钟使能信号bk_clk[3]从CLK的第三上升沿起上升，以启用图7的NAND门218和230。在本例中，bk_clk[3]有效地启用延迟电路214和226的输出。最后，在来自激活延迟电路200的上升沿输出在延迟时间t3后传播通过延迟电路226之后，Ydrv_en[3]下降为低逻辑状态。这确保通过图9的电路所产生的Y_sel[3]信号脉变为高逻辑状态足够长，以将位线感应放大器耦合到读出DB对22。短暂时间之后，在延迟时间t4之后，rdbeq_gen[3]上升为高逻辑状态，以经由Rdb_pre信号对读出DB对22预充电。所选择的Y_sel [3]信号下降和Rdb_pre上升之间的延迟确保读出DB预充电装置不和列选择装置同时启用。这结束了从Bank[3]的读出周期的有效读出数据总线部分，并且读出DB对被预充电，以准备进行之前在CLK的第二上升沿开始的Bank
的读出周期。Bank
的读出周期以和前述的Bank[3]的读出操作相同的方式进行，并且更重要地，维持Rdb_pre和Y-sel [O]之间的同样的时序关系。注意，虽然Y-sel [η]脉冲和Ydrv_en[n]脉冲具有大体同样的持续时间,但是由于图9的Y驱动电路中串联的逻辑门的数量，Y-sel[n]脉冲相对于Ydrv_en[n]有延迟。类似地，由于图8的预充电逻辑电路中串联的逻辑门的数量，Rdb_pre脉冲相对于对应的rdbeq_gen[n]脉冲而延迟。如图10中所示，信号Ydrv_en[3]和Ydrv_en[O],仅在Rdb_pre脉变为低逻辑状态脉变为高逻辑状态。从而，永远不会存在读出DB预充电装置和列选择装置同时开启的时间。从而，可以可靠执行高速交错读出操作，而不会有时序冲突。现在，参考图7的时序互锁电路118进一步描述时序延迟tl、t2、t3和t4，其中n=0，并且tl、t2、t3和t4是相对于NAND门206的下降沿输出的。时间tl是通过第一延迟电路208的延迟和通过逻辑元件220、222和224的门延迟的总和。时间t2是通过第一延迟电路208的延迟和通过逻辑元件210、212、232和234的门延迟的总和。Ydrv_en[3]的下降沿和Rdb_pre的上升沿由分别通过延迟电路214和226输出的NAND门206的下降沿的延迟中较迟的一个和bk_clk[3]信号的上升沿设置。在本发明的一个实施例中，没有使用信号bk_clk[3]，并且NAND门218和230用作简单的反相器。在此实施例中，时间t3将是通过延迟电路208、逻辑元件210、212、228、230、232、234和延迟电路226的延迟的总和。那么，时间t4是通过延迟电路208、逻辑元件210、212、216、218、220、222、224和延迟电路214的延迟的总和。在本发明的另一个实施例中，如图7所示使用信号bk_clk[3]，而且，在时钟频率较慢的情况下，在bk_clk[3]在CLK的第三个上升沿处上升之前，NAND门206的下降输出可以传播通过反相器216和218。在此情况中，Ydrv_en[3]和rdbeq_gen[n]脉冲的持续时间得以延长。更具体地，时间t3是通过延迟电路208、逻辑元件210、212、228、230、232、234、延迟电路226的延迟的和加上逻辑元件228的输出上升和bk_clk[3]上升之间的时间差。相应地，时间t4是通过延迟电路208、逻辑元件210、212、216、218、220、222、224、延迟电路214的延迟的和加上逻辑元件216的输出上升和直到bk_clk[3]上升之间的时间差。然而，不考虑所延长的脉冲的数量，维持Ydrv_en[3]的下降沿和rdbeq_gen [3]的上升沿之间的时序关系。如前所述，图7的延迟电路是可编程的。调整第一延迟电路208的延迟将使得Ydrv_en[3]和rdbeq_gen [3]相对于NAND门206的输出移位相同的量。优选地，第二和第三延迟电路214和216具有相同的延迟，并且调整它们的延迟将会影响Ydrv_en [3]和rdbeq_gen [3]脉冲的持续时间。从而，根据本发明实施例的当前所述列选择和数据总线预充电信号互锁方案适用于高速DRAM。该块的读出DB预充电装置以相对于要执行读出访问操作的任一体中的列选择信号的同样的相对时序停用并再次启用。换句话说，每个体可独立地控制该块的读出DB预充电装置的时序。虽然针对DRAM存储器描述了本发明的实施例，但是列选择和预充电信号互锁方案的实施例也适合用于被分为共享公共读出数据总线的存储器部分的任一类型存储器。当然，本领域内的普通技术人员可以理解当前所示实施例配置为包括DRAM专用电路，诸如位线感应放大器电路。本发明的当前所示实施例可以用于其它存储器，如SRAM或者非易失性存储器。本发明的上述实施例仅意于示例。在不脱离由后附权利要求书单独限定的本发明的范围的前提下，本领域内的普通技术人员可以对特定实施例进行修改和改变。
权利要求
1.一种用于控制存储器的一个体的读出访问的时序互锁电路，包括 用于接收并且延迟读出访问信号的激活延迟电路，所述激活延迟电路提供延迟第一时间的读出访问信号； 预充电停用脉冲发生器电路，用于响应于所述延迟第一时间的读出访问信号来产生具有第一持续时间的数据总线预充电停用脉冲，所述预充电停用脉冲发生器电路响应于所述延迟第一时间的读出访问信号来提供延迟第二时间的读出访问信号；以及 读出列选择脉冲发生器电路，用于响应于所述延迟第二时间的读出访问信号来产生具有第二持续时间的列选择使能脉冲，所述第二持续时间小于所述第一持续时间，所述列选择使能脉冲内嵌于所述数据总线预充电停用脉冲中。
2.权利要求1的时序互锁电路，其中，所述激活延迟电路包括用于接收和延迟读出访问信号的第一可编程延迟电路，所述第一可编程延迟电路提供所述延迟第一时间的读出访问信号。
3.权利要求1的时序互锁电路，其中，所述预充电停用脉冲发生器电路包括: 第一逻辑门，其具有用于接收所述延迟第一时间的读出访问信号的第一输入端和连接到反相元件的串行链的第二输入端，所述反相元件的串行链接收所述延迟第一时间的读出访问信号。
4.权利要求3的 时序互锁电路，其中，所述反相元件的串行链中的一个反相元件包括可编程延迟电路。
5.权利要求4的时序互锁电路，其中，所述反相元件的串行链中的另一个反相元件包括第二逻辑门，其具有耦合到所述可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。
6.权利要求1的时序互锁电路，其中，所述读出列选择脉冲发生器包括: 第一逻辑门，其具有用于接收所述延迟第二时间的读出访问信号的第一输入端和连接到反相元件的串行链的第二输入端，所述反相元件的串行链接收所述延迟第二时间的读出访问信号。
7.权利要求6的时序互锁电路，其中，所述反相元件的串行链中的一个反相元件包括可编程延迟电路。
8.权利要求7的时序互锁电路，其中，所述反相元件的串行链中的另一个反相元件包括第二逻辑门，其具有耦合到所述可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。
9.权利要求1的时序互锁电路，其中， 所述预充电停用脉冲发生器电路包括第一逻辑门，其具有用于接收所述延迟第一时间的读出访问信号的第一输入端和连接到反相元件的第一串行链的第二输入端，所述反相元件的第一串行链接收所述延迟第一时间的读出访问信号，以及 所述读出列选择脉冲发生器包括第二逻辑门，其具有用于接收所述延迟第二时间的读出访问信号的第一输入端和连接到第二串串联的反相元件的第二输入端，所述第二串串联的反相元件接收所述延迟第二时间的读出访问信号。
10.权利要求9的时序互锁电路，其中，所述反相元件的第一串行链包括: 第一可编程延迟电路，和第三逻辑门，其具有耦合到所述第一可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。
11.权利要求10的时序互锁电路，其中，所述第二串串联的反相元件包括: 第二可编程延迟电路，和 第四逻辑门，其具有耦合到所述第二可编程延迟电路的第一输入端和连接到同步控制信号的第二输入端。
12.权利要求11的时序互锁电路，其中，所述第一可编程延迟电路和第二可编程延迟电路具有相同配置。
全文摘要
一种用于DRAM存储器的列选择和数据总线预充电信号互锁方案。该信号互锁系统包括和DRAM存储器的每个体相关联的列读出使能电路，用于产生用来将数据耦合到共同读出数据总线的列选择信号，并且产生用于停用读出数据总线预充电装置的读出数据总线预充电停用信号。每个列读出使能电路包括具有可调元件的脉冲发生器电路，用于在读出操作中产生至少一个列选择信号脉冲和读出数据总线预充电停用脉冲。脉冲发生器电路确保列选择脉冲总是内嵌在读出数据总线预充电停用脉冲中。从而，在有效的列选择装置和有效的读出数据总线预充电装置之间不存在交迭。
文档编号G11C11/4096GK103077738SQ201310024228
公开日2013年5月1日 申请日期2007年10月11日 优先权日2007年10月11日
发明者V·L·莱恩斯 申请人:莫塞德技术公司