边界扫描测试接口电路的制作方法
【专利摘要】本发明提供一种边界扫描测试接口电路。边界扫描测试接口电路包括N个测试输入垫、测试接口模块和M个测试输出垫，其中N和M为正整数，且M小于N。测试接口模块耦接至这些测试输入垫。测试接口模块具有多个逻辑门，且各个逻辑门的各个输入接脚耦接至各个测试输入垫。这些测试输出垫耦接至位于测试接口模块的这些逻辑门的输出接脚。
【专利说明】边界扫描测试接口电路
【技术领域】
[0001]本发明是有关于一种边界扫描测试接口电路，且特别是有关于一种用于动态随机存取存储器(dynamic random access memory,简称DRAM)与印刷电路板(printed circuitboard,简称PCB)之间减少水平路线(horizontal route)的边界扫描测试接口电路。
【背景技术】
[0002]目前随着科学和技术的快速发展，半导体存储器对于电气设备是必要的装置。为了提供更大的储存大小，半导体存储器具有许多地址接脚和控制接脚，通过用户用于在半导体存储器中对存储器单元的寻址。因此，对半导体存储器(如动态随机存取存储器，简称DRAM)处理一边界扫描测试时，需要许多连接到地址接脚和控制接脚的水平路线。也就是说，对于具有动态随机存取存储器的电气装置会增加电路尺寸，并且相应地增加电气设备的主要成本。
【发明内容】
[0003]本发明提供了一种边界扫描测试接口电路，用于在芯片中减少长的水平路线。
[0004]本发明提供一种边界扫描测试接口电路。边界扫描测试接口电路包括N个测试输入垫、测试接口模块以及M个测试输出垫，其中N和M为正整数，且M小于N。测试接口模块耦接至测试输入垫。测试接口模块具有多个逻辑门，且各个逻辑门的各个输入接脚耦接至各个测试输入垫。测试输出垫耦接至测试接口模块中的逻辑门的输出接脚。
[0005]在本发明一实施例中，各个测试输入垫耦接至动态随机存取存储器的地址接脚和控制接脚之一者，各个测试输出垫耦接至动态随机存取存储器的至少一数据输出接脚。
[0006]在本发明一实施例中，这些逻辑门包括多个异或(XOR)门。各个异或门具有至少两个输入接脚，各个异或门的输入接脚耦接至各个测试输入垫，且各个异或门的输出接脚耦接至各个测试输出垫。
[0007]在本发明一实施例中，这些逻辑门包括多个同或(XNOR)门。各个同或门具有至少两个输入接脚，各个同或门的输入接脚耦接至各测试输入垫，且各个同或门的输出接脚耦接至各测试输出垫。
[0008]在本发明一实施例中，这些逻辑门包括多个异或(XOR)门与多个反相器。各个异或门具有至少两个输入接脚。各个异或门的输入接脚耦接至各个测试输入垫的第一部分，且各个异或门的第一部分的输出接脚耦接至各个测试输出垫的第一部分。各个反相器的输入接脚耦接至各个测试输入垫的第二部分，且反相器的各个第二部分的输出接脚耦接至这些测试输出垫的第二部分。
[0009]在本发明一实施例中，逻辑门包括多个同或(XNOR)门与多个反相器。各个同或门具有至少两个输入接脚，各个同或门的输入接脚耦接至各个测试输入垫，且各个同或门的各个输出接脚耦接至各个测试输出垫的第一部分。各个反相器的输入接脚耦接至各个同或门的输出接脚，且各个反相器的输出接脚耦接至各个测试输出垫的第二部分。[0010]在本发明一实施例中，边界扫描测试接口电路还包括功能方块模块、选择器以及模式选择电路。功能方块模块具有多个功能输出接脚与多个功能输入接脚。选择器耦接至这些功能输入接脚、这些测试输入垫与测试接口模块的这些逻辑门的输入接脚之间。选择器根据模式选择信号选择各功能输入接脚或选择连接至各测试输入垫的这些逻辑门的各输入接脚。模式选择电路耦接至选择器，且模式选择电路提供模式选择信号至选择器。
[0011]在本发明一实施例中，测试接口模块进一步包括至少一导线。此导线耦接至这些测试输入垫的一者与这些测试输出垫的一者之间。
[0012]因此，使用边界扫描测试接口电路，藉以减少水平路线的数量且仍然完成边界扫描测试的功能，能够在每个输入垫和输出垫上测试开路/短路。因此，通过使用边界扫描测试接口电路可以减少芯片大小，且相应降低成本。
[0013]应该理解的是，前面的一般描述和下面的详细描述是示例性的，且旨在提供本发明所要求保护的专利申请范围的进一步解释。
[0014]为让本发明上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0015]下面的所附图式是本发明的说明书的一部分，示出了本发明的示例实施例，所附图式与说明书的描述一起说明本发明的原理。
[0016]图1为根据本发明一实施例的边界扫描测试接口电路100的方块图；
[0017]图2至7为根据本发明一实施例的测试接口模块120的电路图。
[0018]附图标记说明:
[0019]100:边界扫描测试接口电路；
[0020]110:功能方块模块；
[0021]120:测试接口模块；
[0022]130:选择器；
[0023]140:模式选择电路；
[0024]CWl ?CW2:导线；
[0025]Il?112、IN:测试输入垫；
[0026]IVl ?IV4:反相器；
[0027]01?04、OM:测试输出垫；
[0028]SS:模式选择信号；
[0029]Xl?X4:异或门；
[0030]XNl ?XN4:同或门。
【具体实施方式】
[0031]现将详细参考本发明实施例，并在附图中说明所述实施例实例。另外，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。
[0032]请参阅图1。图1为根据本发明一实施例的边界扫描测试接口电路100的方块图。边界扫描测试接口电路100包括测试输入垫Il?IN、测试输出垫01?0M、功能方块模块110、测试接口模块120、选择器130以及模式选择电路140。边界扫描测试接口电路100可以应用于动态随机存取存储器(dynamic random access memory,简称DRAM)。测试接口模块120耦接至测试输入垫Il?IN和选择器130。测试接口模块120具有多个逻辑门，并且各个逻辑门的各个输入接脚耦接至各个测试输入垫Il?IN。在本实施例中，测试输入垫Il?IN用于耦接至DRAM的地址接脚和控制接脚。测试输出垫01?OM用于耦接至DRAM的数据接脚。
[0033]功能方块模块110具有多个功能输出接脚以及多个功能输入接脚。功能方块模块110的功能输出接脚耦接至测试输入垫Il?IN。此外，功能方块模块110的功能输入接脚与测试接口模块120中的逻辑门的输入接脚耦接至选择器130。选择器130耦接至测试输出垫01?0M。选择器130根据模式选择信号SS用于连接测试输出垫01?OM至功能方块模块110的功能输入接脚或测试接口模块120中的逻辑门的输入接脚。除此之外，选择器130还耦接至模式选择电路140，且选择器130接收模式选择电路140所提供的模式选择信号SS。
[0034]具体而言，对DRAM执行边界扫描测试时，模式选择电路140提供使能的模式选择信号SS (例如，在模式选择信号SS保持在逻辑高准位)，且选择器130根据模式选择信号SS连接测试输出垫01?OM至测试接口模块120中的逻辑门的输出接脚。请注意在这里，测试接口模块120中的逻辑门的输出接脚的一者可以连接至一个或多个测试输出垫01?0M。与此相反，对DRAM已经执行完毕边界扫描测试时，模式选择电路140提供禁用的模式选择信号SS (例如，在模式选择信号SS保持在逻辑低准位)，模式选择信号SS，且选择器130根据模式选择信号SS连接测试输出垫01?OM至功能方块模块110的功能输出接脚。
[0035]在本实施例中，各个逻辑门具有两个或更多个输入接脚。为了逻辑操作，各个逻辑门接收来自测试输入垫的两个或更多个信号，且各个逻辑门根据逻辑操作产生逻辑输出。它可以很容易实现，来自测试输入垫Il?IN的两个或更多个信号可以理解由一个在逻辑门的输出脚的信号。也就是说，对DRAM执行边界扫描测试时，通过边界扫描测试接口电路100可以减少信号线数目。
[0036]请参阅图2。图2为根据本发明一实施例的测试接口模块120的电路图。在图2中，测试接口模块120包括多个同或(XNOR)门XNl?XN4。每个同或门XNl?XN4具有三个输入接脚。同或门XNl的输入接脚耦接至测试输入垫Il?13，同或门XN2的输入接脚耦接至测试输入垫14?16，同或门XN3的输入接脚耦接至测试输入垫17?19，以及同或门XN4的输入接脚耦接至测试输入垫IlO?112。同或门XNl?XN4输出接脚分别耦接至测试输出垫01?04。本实施例中，测试输入垫Il?112可以分别连接至DRAM的多个地址接脚Al?A12及/或控制接脚，测试输出垫01?04可以连接至DRAM的数据接脚DQl?DQ4。特别是，一个测试输出垫可以耦接至DRAM的一个或多个数据接脚。也就是说，例如取得测试输出垫01,输出至数据接脚DQ的一位元数据等于Alxnor A2xnor A3,其中所述同或(xnor)意指倒置的异或操作。
[0037]请注意在这里，在本实施例中信号线数量可以从12条减少为4条。也就是说，可减小在DRAM和印刷电路板之间的水平路线。
[0038]请参阅图3。图3为根据本发明另一实施例的测试接口模块120的电路图。在图3中，每个同或门的输入接脚的数目可以是不同的。请注意在这里，同或门XNl具有四个输入接脚，用于连接至测试输入垫Il?14。同或门XN4仅具有两个用于连接到测试输入垫Ill?112的输入接脚。
[0039]请参阅图4。图4为根据本发明另一实施例的测试接口模块120的电路图。在图4中，测试接口模块120包括多个异或门Xl?X4。异或门Xl具有四个输入接脚，异或门X2?X3具有三个输入接脚，以及异或门X4具有两个输入接脚。异或门Xl?X4的输入接脚依顺序连接到测试输入垫Il?112。异或门Xl?X4的输出接脚分别耦接至测试输出垫01?04。在本实施例中，测试输入垫Il?112可分别连接至DRAM的多个地址接脚Al?A12，测试输出垫01?04可以分别连接至DRAM的数据接脚DQl?DQ4。也就是说，例如取得测试输出垫01,输出至数据接脚DQ的一位元数据等于Alxor A2xor A3xor A4,其中所述异或(xor)意指异或操作。
[0040]请参阅图5。图5为根据本发明另一实施例的测试接口模块120的电路图。测试接口模块120的测试包括同或门XNl和XN2与导线CWl和CW2。同或门XNl和XN2的输入接脚分别耦接至测试输入垫Il?16。导线CWl连接至测试输入垫17和测试输出垫03之间，以及导线CW2连接至测试输入垫18和测试输出垫04之间。即测试输入垫17和18可以分别地直接输送信号至测试输出垫03和04。
[0041]请参阅图6。图6为根据本发明另一实施例的测试接口模块120的电路图。在图6中，测试接口模块120包括同或门XNl?XN4。同或门XNl?XN4的输入接脚分别耦接至测试输入垫Il?112。同或门XNl?XN4的输出接脚分别耦接至测试输出垫01?04的一部分。此外，同或门XNl?XN4的输出接脚还耦接至反相器IVl?IV4。反相器IVl?IV4的输出接脚耦接至测试输出垫05?08的另一部分。
[0042]请参阅图7。图7为根据本发明另一实施例的测试接口模块120的电路图。在图7中，测试接口模块120包括同或门XNl和XN2与反相器IVl和IV2。同或门XNl和XN2的输入接脚耦接至测试输入垫Il?16的一部分，并且反相器IVl和IV2的输入接脚耦接至测试输入垫17和18的另一部分。同或门XNl和XN2的输出接脚连接至测试输出垫01和02，以及反相器的输出接脚耦接至测试输出垫03和04。
[0043]综上所述，在本发明中对DRAM执行边界扫描测试期间，边界扫描测试接口电路接收来自多个测试输入垫的多个输入信号，以及测试输入垫耦接至DRAM的地址接脚及/或控制接脚。此外，边界扫描测试接口电路通过一个逻辑门将两个或更多个输入信号转换为输出信号，并且通过一个测试输出垫输送输出信号至DRAM的数据接脚中的一者。也就是说，可以减少从输入接脚输送信号数量至输出接脚。因此，可以减少DRAM和印刷电路板之间的水平路线数量。
[0044]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种边界扫描测试接口电路，应用于一动态随机存取存储器，其特征在于，该边界扫描测试接口电路包括: N个测试输入垫，其中N为正整数； 一测试接口模块，耦接至该些测试输入垫，该测试接口模块具有多个逻辑门，且每一该些逻辑门的每一输入接脚耦接至每一该些测试输入垫；以及 M个测试输出垫，耦接至位于该测试接口模块的该些逻辑门的输出接脚，其中M为正整数，且M小于N。
2.根据权利要求1所述的边界扫描测试接口电路，其特征在于，每一该些测试输入垫耦接至该动态随机存取存储器的地址接脚和控制接脚之一者，每一该些测试输出垫耦接至该动态随机存取存储器的至少一数据输出接脚。
3.根据权利要求1所述的边界扫描测试接口电路，其特征在于，该些逻辑门包括: 多个异或门，每一该些异或门具有至少两个输入接脚，每一该些异或门的输入接脚耦接至每一该些测试输入垫，且每一该些异或门的输出接脚耦接至每一该些测试输出垫。
4.根据权利要求1所述的边界扫描测试接口电路，其特征在于，该些逻辑门包括: 多个同或门，每一该些同或门具有至少两个输入接脚，每一该些同或门的输入接脚耦接至每一该些测试输入垫，且每一该些同或门的输出接脚耦接至每一该些测试输出垫。
5.根据权利要求1所述的边界扫描测试接口电路，其特征在于，该些逻辑门包括: 多个异或门，每一该些异或门具有至少两个输入接脚，每一该些异或门的输入接脚耦接至每一该些测试输入垫的第一部分，且每一该些异或门的第一部分的输出接脚耦接至每一该些测试输出垫的第一部分；以及 多个反相器，每一该些反相器的输入接脚耦接至每一该些测试输入垫的第二部分，且该些反相器的各个第二部分的输出接脚耦接至该些测试输出垫的第二部分。
6.根据权利要求1所述的边界扫描测试接口电路，其特征在于，该些逻辑门包括: 多个同或门，每一该些同或门具有至少两个输入接脚，每一该些同或门的输入接脚耦接至每一该些测试输入垫，且每一该些同或门的每一输出接脚耦接至每一该些测试输出垫的第一部分；以及 多个反相器，每一该些反相器的输入接脚耦接至每一该些同或门的输出接脚，且每一该些反相器的输出接脚耦接至每一该些测试输出垫的第二部分。
7.根据权利要求1所述的边界扫描测试接口电路，其特征在于，还包括: 一功能方块模块，具有多个功能输出接脚与多个功能输入接脚； 一选择器，其耦接至该些功能输入接脚、该些测试输入垫与测试接口模块的该些逻辑门的输入接脚之间，该选择器根据模式选择信号选择各功能输入接脚或选择连接至各测试输入垫的该些逻辑门的各输入接脚；以及 一模式选择电路，其耦接至该选择器，且该模式选择电路提供该模式选择信号至该选择器。
8.根据权利要求1所述的边界扫描测试接口电路，其特征在于，该测试接口模块还包括: 至少一导线，其耦接至该些测试输入垫的一者与该些测试输出垫的一者之间。
【文档编号】G11C29/48GK103778967SQ201310120338
【公开日】2014年5月7日 申请日期:2013年4月9日 优先权日:2012年10月17日
【发明者】哈希厄尔葛兰, 莱特P杰佛瑞 申请人:南亚科技股份有限公司