本发明涉及存储器技术领域，特别涉及一种分栅式闪存的擦除方法。
背景技术：
闪存（FlashMemory）作为一种集成电路存储器件，由于其具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常，依据构成存储单元的晶体管栅极结构的不同，闪存可以分为两种：堆叠栅式闪存和分栅式闪存。其中，分栅式闪存因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。公开号为CN101465161A的中国发明专利提供了一种共享字线的分栅式闪存，并相应提供了对所述分栅式闪存进行读取、编程和擦除处理的方法。对所述分栅式闪存进行擦除处理时，所述分栅式闪存中的隧穿氧化层承受了较大的电压应力，造成所述隧穿氧化层的退化，进而降低整个闪存的耐久性。耐久性是衡量闪存可靠性的一个重要指标，是指经过多次擦除处理后闪存仍不会失效。所述隧穿氧化层的退化速度越快，闪存的耐久性越低。为减缓所述隧穿氧化层的退化速度，提高所述分栅式闪存的耐久性，公布号为CN101853704A的中国发明专利提供了对所述分栅式闪存进行擦除处理的另一种方法。该方法能够降低所述隧穿氧化层的退化速度，改善所述分栅式闪存的耐久性。然而，随着所述分栅式闪存的应用越来越广泛，减缓所述隧穿氧化层的退化速度、提高所述分栅式闪存的耐久性仍是一个亟待解决的问题。
技术实现要素：
本发明解决的是闪存中的隧穿氧化层退化速度快、闪存耐久性低的问题。为解决上述问题，本发明提供了一种分栅式闪存的擦除方法，所述分栅式闪存包括：第一控制栅、第二控制栅、源极区域、漏极区域和字线，所述分栅式闪存的擦除方法包括：在第一时刻与第二时刻之间，施加第一负电压至所述第一控制栅和第二控制栅，所述第二时刻滞后于所述第一时刻；在所述第二时刻与第三时刻之间，施加第二负电压至所述第一控制栅和第二控制栅，所述第三时刻滞后于所述第二时刻，所述第二负电压的绝对值大于所述第一负电压的绝对值，所述第二时刻与第三时刻之间的时间占所述第一时刻与第三时刻之间的时间的10%至20%；在所述第一时刻与第三时刻之间，施加正电压至所述字线，施加0V电压至所述源极区域和漏极区域。可选的，所述第一负电压的取值范围为-5V至-7V。可选的，所述第二负电压的取值范围为-8V至-9V。可选的，所述第一时刻与第三时刻之间的时间的取值范围为2ms至20ms。可选的，所述正电压的取值范围为7V至10V。可选的，所述第二时刻和所述第三时刻之间的时间根据所述第一负电压和所述第二负电压的绝对值确定。可选的，在所述第一负电压确定时，若所述第二负电压的绝对值较大，则所述第二时刻和所述第三时刻之间的时间较短；若所述第二负电压的绝对值较小，则所述第二时刻和所述第三时刻之间的时间较长。可选的，在所述第二负电压确定时，若所述第一负电压的绝对值较大，则所述第二时刻和所述第三时刻之间的时间较短；若所述第一负电压的绝对值较小，则所述第二时刻和所述第三时刻之间的时间较长。与现有技术相比，本发明的技术方案具有以下优点：在第一时刻与第二时刻之间，施加绝对值较小的第一负电压至第一控制栅和第二控制栅，降低了第一浮栅与字线之间以及第二浮栅与字线之间的压差，即减小了隧穿氧化层承受的电压应力；在所述第二时刻与第三时刻之间，施加第二负电压至所述第一控制栅和第二控制栅，所述第二负电压的绝对值大于所述第一负电压的绝对值，保证所述第一浮栅和第二浮栅中的电子全部通过所述字线流走。因此，本发明技术方案提供的分栅式闪存的擦除方法，在保证擦除效果的前提下，有效地减小了所述隧穿氧化层承受的电压应力，能够减缓所述隧穿氧化层的退化速度，提高所述分栅式闪存的耐久性。附图说明图1是本发明涉及的分栅式闪存的剖面结构示意图；图2是本发明实施方式的分栅式闪存的擦除方法的流程图；图3是本发明实施例中对分栅式闪存施加的擦除电压与擦除时间之间的关系示意图；图4是本发明实施例和现有技术中对第一控制栅和第二控制栅施加的电压对比示意图。具体实施方式正如
背景技术：
中所描述的，对分栅式闪存进行擦除处理时，所述分栅式闪存中的隧穿氧化层承受了较大的电压应力，造成所述隧穿氧化层的退化，进而降低整个闪存的耐久性。本技术方案的发明人经过研究，提供了一种分栅式闪存的擦除方法。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。图1是本发明涉及的分栅式闪存的剖面结构示意图。参考图1，所述分栅式闪存包括：半导体衬底100，所述半导体衬底100上具有间隔设置的源极区域200和漏极区域300；字线400，设置于所述源极区域200和漏极区域300之间；第一存储位单元500，位于所述字线400和所述源极区域200之间，所述第一存储位单元500包括间隔设置的第一控制栅510和第一浮栅520；第二存储位单元600，位于所述字线400和所述漏极区域300之间，所述第二存储位单元600包括间隔设置的第二控制栅610和第二浮栅620；其中，所述两个存储位单元与所述字线400之间以及所述字线400和所述半导体衬底100之间均由隧穿氧化层700隔开。通常，对图1所示的分栅式闪存进行擦除处理时，通过在所述字线400与所述第一存储位单元500之间以及在所述字线400与所述第二存储位单元600之间形成压差，从而在所述分栅式闪存中形成沟道，所述第一浮栅520和所述第二浮栅620上的电子通过该沟道到达所述字线400，从所述字线400流走，实现所述分栅式闪存的擦除。图2是本发明实施方式的分栅式闪存的擦除方法的流程图。参考图2，所述分栅式闪存的擦除方法包括：步骤S21：在第一时刻与第二时刻之间，施加第一负电压至所述第一控制栅和第二控制栅，所述第二时刻滞后于所述第一时刻；步骤S22：在所述第二时刻与第三时刻之间，施加第二负电压至所述第一控制栅和第二控制栅，所述第三时刻滞后于所述第二时刻，所述第二负电压的绝对值大于所述第一负电压的绝对值，所述第二时刻与第三时刻之间的时间占所述第一时刻与第三时刻之间的时间的10%至20%；步骤S23：在所述第一时刻与第三时刻之间，施加正电压至所述字线，施加0V电压至所述源极区域和漏极区域。图3是本发明实施例中对所述分栅式闪存施加的擦除电压与擦除时间之间的关系示意图，横轴表示擦除时间，单位：ms，纵轴表示施加的擦除电压，单位：V。为更好地对本发明的实施例进行理解，下面结合附图对本发明技术方案的所述分栅式闪存的擦除方法进行详细说明。参考图1和图3，在第一时刻t1与第二时刻t2之间，施加至所述第一控制栅510上的电压为第一负电压V1，施加至所述第二控制栅610上的电压为所述第一负电压V1；在所述第二时刻t2与第三时刻t3之间，施加至所述第一控制栅510上的电压为第二负电压V2，施加至所述第二控制栅610上的电压为所述第二负电压V2，所述第二负电压V2的绝对值大于所述第一负电压V1的绝对值；在所述第一时刻t1和所述第三时刻t3之间，施加至所述字线400上的电压始终为正电压V3，施加至所述源极区域200和所述漏极区域300上的电压始终为0V电压V4。具体地，所述第一时刻t1为开始施加擦除电压的时刻，所述第三时刻t3为结束施加擦除电压的时刻，所述第一时刻t1与所述第三时刻t3之间的时间即为擦除时间。所述擦除时间可以根据具体的电路结构、器件参数等进行设定，在本实施例中，所述擦除时间的取值范围为2ms至20ms。所述第二时刻t2和所述第三时刻t3之间的时间占所述擦除时间的10%至20%。进一步，所述第二时刻t2和所述第三时刻t3之间的具体时间可以根据所述第一负电压V1和所述第二负电压V2的绝对值大小而适当地进行设置或调整。在所述第一负电压V1确定时，所述第二时刻t2和所述第三时刻t3之间的时间随所述第二负电压V2的绝对值增大而减小，即若所述第二负电压V2的绝对值较大，则所述第二时刻t2和所述第三时刻t3之间的时间较短；若所述第二负电压V2的绝对值较小，则所述第二时刻t2和所述第三时刻t3之间的时间较长。在所述第二负电压V2确定时，所述第二时刻t2和所述第三时刻t3之间的时间随所述第一负电压V1的绝对值增大而减小，即若所述第一负电压V1的绝对值较大，则所述第二时刻t2和所述第三时刻t3之间的时间较短；若所述第一负电压V1的绝对值较小，则所述第二时刻t2和所述第三时刻t3之间的时间较长。所述第一负电压V1、所述第二负电压V2和所述正电压V3可以根据进行擦除操作时，所述字线400和所述第一存储位单元500之间以及所述字线400和所述第二存储位单元600之间所需的压差确定。在本实施例中，所述第一负电压V1的取值范围为-5V至-7V，所述第二负电压V2的取值范围为-8V至-9V，所述正电压V3的取值范围为7V至10V。为更好地说明本发明技术方案的原理和效果，图4给出了本发明实施例和现有中对所述第一控制栅510和所述第二控制栅610施加的电压对比示意图，横轴表示擦除时间，单位：ms，纵轴表示施加的擦除电压，单位：V。参考图4，现有技术中，在所述第一时刻t1和所述第三时刻t3之间，施加至所述第一控制栅510上的电压始终为第三负电压V5，施加至所述第二控制栅610上的电压始终为所述第三负电压V5，即在所述第二时刻t2，施加至所述第一控制栅510和所述第二控制栅610上的电压未发生变化。本发明技术方案中，在所述第二时刻t2，施加至所述第一控制栅510和所述第二控制栅610上的电压由所述第一负电压V1切换至所述第二负电压V2，所述第一负电压V1的绝对值小于所述第三负电压V5的绝对值，所述第二负电压V2的绝对值大于所述第三负电压V5的绝对值。在所述第一时刻t1和所述第二时刻t2之间，施加至所述第一控制栅510上的第一负电压V1耦合至所述第一浮栅520，施加至所述第二控制栅610上的第一负电压V1耦合至所述第二浮栅620，在所述第一浮栅520与所述字线400之间以及在所述第二浮栅620与所述字线400之间形成沟道，所述第一浮栅520和所述第二浮栅620上的电子通过所述字线400流走。由于所述第一负电压V1的绝对值小于所述第三负电压V5的绝对值，与现有技术相比，本发明技术方案中耦合至所述第一浮栅520和所述第二浮栅620上的电压减小，在所述第一浮栅520与所述字线400之间以及在所述第二浮栅620与所述字线400之间形成的电场强度降低。到所述第二时刻t2，所述第一浮栅520和所述第二浮栅620上可能还存在少量未擦除的电子。为保证所述分栅式闪存的擦除效果，在所述第二时刻t2和所述第三时刻t3之间，施加绝对值大于所述第三负电压V5的绝对值的第二负电压V2至所述第一控制栅510和所述第二控制栅610，使存在于所述第一浮栅520和所述第二浮栅620上少量未擦除的电子也通过所述字线400流走。本发明技术方案中，由于对所述第一控制栅510和所述第二控制栅610施加的所述第一负电压V1的绝对值小于现有技术中施加的所述第三负电压V5的绝对值，且施加所述第一负电压V1的时间占整个擦除时间的80%～90%；对所述第一控制栅510和所述第二控制栅610施加的所述第二负电压V2的绝对值大于现有技术中施加的所述第三负电压V5的绝对值，且施加所述第二负电压V2的时间占整个擦除时间的10%～20%。因此，与现有技术相比，对所述分栅式闪存进行擦除处理的整个过程中，在所述第一浮栅520与所述字线400之间以及在所述第二浮栅620与所述字线400之间形成的电场强度降低，所述隧穿氧化层700承受的电压应力减小，因此，能够减缓所述隧穿氧化层700的退化速度，提高所述分栅式闪存的耐久性。综上所述，本发明技术方案提供的分栅式闪存的擦除方法，在保证擦除效果的前提下，有效地减小了所述隧穿氧化层承受的电压应力，能够减缓所述隧穿氧化层的退化速度，提高所述分栅式闪存的耐久性。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。