数据处理方法及装置制造方法
【专利摘要】本发明提供一种数据处理方法及装置。所述方法包括下列步骤。所述装置包括转换模块以及控制模块。转换模块经由接脚接收时钟信号，以及依据时钟信号的对应周期的时间长度而决定第一数据的比特值。控制模块依据时钟信号与第一数据来决定是否进行比特写入操作，以将该比特值写入存储器。
【专利说明】
数据处理方法及装置
【技术领域】
[0001]本发明是有关于一种电子装置，且特别是有关于一种数据处理方法及装置。
【背景技术】
[0002]近年来，随着消费者对于多媒体数据品质的要求越来越高，多媒体数据传输接口的发展也日益蓬勃。当多媒体数据通过高解析度的接口传输时，常会使用高频宽数字内容保护(High-Bandwidth Digital Content Protect1n, HDCP)来防止数据被窃取。当使用者想观看被HDCP保护的数据时，必须使用内建HDCP金钥的播放装置以及显示装置。播放装置与显示装置双方必须经过一个互相交换金钥的验证过程后才能顺利播放数据。若验证过程中出现问题，被HDCP保护的数据在播放时可能会出现画面解析度降低、声音品质不佳或是不能播放等问题。一个HDCP金钥组通常是由40个56比特的金钥所组成。生产机台或测试机台可以依一比特接着一比特的方式，将这些金钥写入待测电路(例如播放装置与/或显示装置)的存储器中。
[0003]测试机台可以通过多个接脚将数据(例如HDCP金钥或其他数据)写入待测电路的存储器中，以便对所述待测电路进行功能测试。例如，图1是所述测试机台与所述待测电路之间的传统信号时序范例示意图。为了进行功能测试，所述测试机台与所述待测电路之间配置了用来传输数据DATA1的数据接脚以及其他相关控制接脚，例如用来传输时钟信号CLK1的时钟接脚等。所述待测电路从时钟接脚接收时钟信号CLK1，以及从数据接脚接收数据DATA1。所述待测电路可以依据时钟信号CLK1的时序来取样/闩锁数据DATA1的比特值，进而在所述待测电路的内部产生对应的数据DATA2。除了时钟信号CLK1与数据DATA1之外，所述测试机台还会提供多个不同功能的编程信号(programing signal)给所述待测电路内部的存储器。依据所述测试机台所输出这些编程信号的控制，所述待测电路可以将数据DATA2写入待测电路内部的存储器中。因此，除了传输时钟信号CLK1的接脚与传输数据DATA1的接脚之外，所述测试机台与所述待测电路之间还要配置为数众多的控制接脚来传输这些编程信号给待测电路内部的存储器。
[0004]另一方面，所述待测电路(例如播放装置与/或显示装置)的存储器可以是任何形式的记忆元件/电路，例如一次性可编程(One-time programmable, 0ΤΡ)存储器或是其他非挥发性存储器(non-volatile memory)。所述比特写入操作(将这些金钥写入0ΤΡ存储器)往往需要耗费大量时间。在将数据DATA2写入0ΤΡ存储器时，测试机台往往只能以一次一个比特的方式将数据DATA2写入0ΤΡ存储器。当要写入0ΤΡ存储器的数据DATA2的数据量非常庞大时，例如要将由40个56比特金钥所组成的一个HDCP金钥组写入0ΤΡ存储器，甚至要将多个HDCP金钥组写入0ΤΡ存储器，测试机台需要耗费大量的时间来将数量庞大的数据DATA2写入0ΤΡ存储器。在图1所示实施例中，时钟信号CLK1的每一个周期的时间长度均为T1。为了能够确保每一个比特有足够时间来完成比特写入操作，因此时钟信号CLK1的每一个周期的时间长度T1必须大于所述比特写入操作的额定时间长度。
【发明内容】
[0005]本发明提供一种数据处理方法及装置，能够减少将数据从外部传输至芯片内的时间与/或接脚。
[0006]本发明的数据处理方法包括:经由集成电路的接脚接收时钟信号；依据时钟信号的对应周期的时间长度来决定第一数据的比特值；以及根据时钟信号与第一数据来决定是否进行比特写入操作，以将该比特值写入存储器中。
[0007]本发明的数据处理装置包括转换模块以及控制模块。转换模块的第一端接收时钟信号。转换模块依据时钟信号的对应周期的时间长度来决定第一数据的比特值。控制模块耦接转换模块。依据时钟信号与第一数据，控制模块决定是否进行比特写入操作，以将该比特值写入存储器。
[0008]基于上述，本发明实施例的数据处理方法以及数据处理装置通过调制时钟信号的周期的时间长度，因此可以减少传输/处理数据的时间。
[0009]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0010]图1是测试机台与待测电路之间的传统信号时序范例示意图；
[0011]图2是本发明的一实施例说明一种数据处理方法的流程示意图；
[0012]图3是本发明第一实施例说明一种数据处理装置的电路方块示意图；
[0013]图4是本发明一实施例说明图3所示数据处理装置的信号时序示意图；
[0014]图5是本发明第二实施例说明一种数据处理装置的电路方块示意图；
[0015]图6是本发明另一实施例说明图5所示数据处理装置的信号时序示意图；
[0016]图7是本发明第三实施例说明一种数据处理装置的电路方块示意图；
[0017]图8是本发明第四实施例说明一种数据处理装置所示出的电路方块示意图。
[0018]附图标记说明:
[0019]300、500、700、800:数据处理装置；
[0020]310,510,730:转换模块；
[0021]320、520、740:控制模块；
[0022]330,530,750:存储器；
[0023]540、760:处理器；
[0024]720:调制单元；
[0025]311、511、731:过滤单元；
[0026]313:取样单元；
[0027]513,733:解调制单元；
[0028]710:运算单元；
[0029]CLK1、CLK2:时钟信号；
[0030]DATA 1、DATA2、DATA3、DATA4、DATA5、DATA6:数据；
[0031]S201 ?S205:步骤;
[0032]T1、T2:周期的时间长度。
【具体实施方式】
[0033]前述图1说明了时钟信号CLK1的每一个周期的时间长度均为T1。为了能够确保每一个比特有足够时间来完成比特写入操作，因此时钟信号CLK1的每一个周期的时间长度T1必须大于所述比特写入操作的额定时间长度。无论如何，只有当一个比特值为第一逻辑值(即需要进行比特写入操作的比特值)时，此比特值的周期时间才需要时间长度T1。当一个比特值为第二逻辑值(即不需要进行比特写入操作的比特值)时，对于此比特值而言，具有时间长度T1的周期时间显然太多了，因为此比特值不需要进行比特写入操作。若可以缩短将数据DATA1传入所述待测电路的传输时间，以及/或是可以缩短将数据DATA2写入所述待测电路中0ΤΡ存储器的操作时间，以及/或是可以减少将数据与相关控制信号传输至所述待测电路所需的接脚数量，则可以有效的节省成本。
[0034]图2是本发明一实施例说明一种数据处理方法的流程示意图。图3是本发明第一实施例说明一种数据处理装置的电路方块示意图。数据处理装置300包括转换模块310、控制模块320以及存储器330。图4是本发明一实施例说明图3所示数据处理装置的信号时序示意图。请参照图2、图3与图4，转换模块310经由时钟接脚接收时钟信号CLK2(步骤S201)，而转换模块310经由数据接脚接收数据DATA3。此数据DATA3可以是任何形式或任何内容的数据信号，例如数据DATA3可以是加解密金钥(例如HDCP金钥或是其他加解密金钥)。此时钟信号CLK2与数据DATA3可以是数据处理装置300中的前级电路所提供，也可以是数据处理装置300外部的电路(例如生产机台或测试机台)所提供。
[0035]时钟信号CLK2具有多个周期。转换模块310可以依据时钟信号CLK2的对应周期的时间长度来决定数据DATA4的比特值(步骤S203)。例如，在本实施例中，数据处理装置300可以依据时钟信号CLK2的时序(例如下降缘的时序)来取样/闩锁数据DATA3的比特值，进而在数据处理装置300的内部产生对应的数据DATA4。
[0036]控制模块320耦接转换模块310，以接收转换模块310所输出的数据DATA4与其他相关控制/触发信号(在此省略而未示出)。控制模块320根据时钟信号CLK2与数据DATA4而决定是否进行所述比特写入操作。在本实施例中，控制模块320可以依据转换模块310所提供的数据DATA4来对应产生多个不同功能的编程信号(programing signal) Sprog给存储器330。例如，当数据DATA4的比特值为第一逻辑值(即需要进行比特写入操作的比特值，例如逻辑1)时，控制模块320可以通过编程信号Sprog的设定来对存储器330中某个对应比特进行所述比特写入操作，以便将第一逻辑值烧写至存储器330的所述对应比特。又例如，当数据DATA4的比特值为第二逻辑值(即不需要进行比特写入操作的比特值，例如逻辑
0)时，控制模块320可以通过调整此编程信号Sprog来使存储器330中某个对应比特保持在初始态(即不进行所述比特写入操作)，以便使存储器330的所述对应比特保持在第二逻辑值(初始态)。因此，控制模块320可以根据时钟信号CLK2与数据DATA4而决定是否进行所述比特写入操作，以将数据DATA4的比特值写入存储器330 (步骤S205)。
[0037]所述存储器330可以是任何形式的存储元件/电路，例如一次可编程(One-timeProgrammable, OTP)存储器或是其他非挥发性存储器(non-volatilememory)。0ΤΡ存储器可以利用电子熔丝(E-fuse)或是其他具有类似功能的存储元件来记录数据。例如，系统可以将电子熔丝的烧写(trim)态(已被烧断的状态)的逻辑值定义为第一逻辑值(例如逻辑1)，而将电子熔丝的初始态(未被烧断的状态)的逻辑值定义为第二逻辑值(例如逻辑0)。在其他实施例中，所述第一逻辑值可以是逻辑0，而所述第二逻辑值可以是逻辑1。由于烧断电子熔丝的过程是不可逆的，所以OTP存储器中写入的信息是永久性的。
[0038]图4所示实施例可以参照图1的相关说明而类推之。不同于图1所示实施例之处，在于图4所示时钟信号CLK2的周期时间是经调制的。当数据DATA3的比特值为第一逻辑值(即需要进行比特写入操作的比特值，例如逻辑1)时，此比特值的对应周期的时间长度为T1(如图4所示)，其中时间长度T1必须大于所述比特写入操作的额定时间长度。因此，控制模块320有足够的时间长度T1来进行所述比特写入操作，以便将具有第一逻辑值的比特值烧写至存储器330。当数据DATA3的比特值为第二逻辑值(即不需要进行比特写入操作的比特值，例如逻辑0)时，此比特值的对应周期的时间长度为T2 (如图4所示)，其中时间长度T2小于所述比特写入操作的额定时间长度，因为此比特值不需要进行所述比特写入操作。由于将时钟信号CLK2与数据DATA3中比特值为第二逻辑值的对应周期的时间长度缩短为T2，因此可以缩短将数据DATA3传入转换模块310的传输时间。更进一步，控制模块320可以依据数据DATA4的比特值而决定是否对存储器330进行所述比特写入操作。例如，当数据DATA4的比特值为第二逻辑值(即不需要进行比特写入操作的比特值，例如逻辑0)时，控制模块320可以重设(reset)所述比特写入操作的计时器，以提早结束目前的比特写入操作，并定址下一个比特以便准备下一个比特写入操作。因此，数据处理装置300可以缩短将数据DATA4写入存储器330的操作时间。
[0039]转换模块310可以用任何方式实现之。例如，在图3所示的实施例中，转换模块310中包括过滤单元311以及取样单元313。在本发明中，过滤单元311例如是高通滤波器、带通滤波器、低通滤波器或是其他滤波电路，而取样单元313例如是闩锁器、正反器或是其他取样/闩锁电路。
[0040]过滤单元311的第一端耦接至转换模块310的时钟接脚以接收外部的时钟信号CLK2。接着，过滤单元311会过滤时钟信号CLK2中的噪声。取样单元313耦接过滤单元311的第二端以接收过滤噪声后的时钟信号CLK2。取样单元313另耦接至转换模块310的数据接脚以接收数据信号(例如数据DATA3)。取样单元313会依据时钟信号CLK2的时序而取样数据信号DATA3，以获得并决定数据DATA4的逻辑值，并将数据DATA4传递至控制模块320。
[0041]在步骤S205中，在控制模块320接收到数据DATA4的逻辑值之后，控制模块320内部的计时器(或计数器)会开始计数一个等待时间，以便等待完成所述比特写入操作。当数据DATA4的比特值为第一逻辑值(即需要进行比特写入操作的比特值，例如逻辑1)时，直到计时器所计数的等待时间达到所述比特写入操作的额定时间(例如数个微秒)之前，控制模块320不重新设定(reset)计时器所计数的等待时间，以便控制模块320可以对此比特值进行比特写入操作，也就是将此比特值烧写至存储器330中。当数据DATA4的比特值为第二逻辑值(即不需要进行比特写入操作的比特值，例如逻辑0)时，由于控制模块320不需要对此比特值进行比特写入操作，因此控制模块32立即0重新设定计时器所计数的等待时间，以提早结束目前的比特写入操作，并定址下一个比特以便控制模块320可以准备处理下一个比特值。因此，数据处理装置300可以缩短将数据DATA4写入存储器330的操作时间。
[0042]在图1所示范例中，传统测试机台与传统待测电路之间需要配置为数众多的控制接脚来传输多个不同功能的编程信号(或一组总线(bus)信号)给待测电路内部的存储器。传统测试机台可以通过产生这些编程信号来控制待测电路内部的存储器去进行比特写入操作。然而，传统测试机台需要花费很多时间将欲烧写数据(例如测试样本(testpattern))转换为编程信号。在图3与图4所示实施例中，数据处理装置300的前级电路(例如测试机台)只需要把欲烧写数据依序排列在数据DATA3中，并将数据DATA3传送给转换模块310，转换模块310就可以产生对应的数据DATA4给控制模块320。控制模块320可以依据数据DATA4来对应产生编程信号Sprog给存储器330。也就是说，数据处理装置300的前级电路(例如测试机台)不需要产生这些编程信号Sprog。因此，本实施例可以减少前级电路(例如测试机台)所需控制接脚的数量和节省将测试样本转换为对应编程信号的时间。另外，图3与图4所示实施例中数据处理装置300的前级电路(例如测试机台)产生出的测试样本数据量可以小于图1实施例所示传统测试机台产生出的测试样本数据量。
[0043]上述数据处理装置的实现方式不应受限于图3所示实施例。例如，图5是本发明第二实施例说明一种数据处理装置的电路方块示意图。数据处理装置500包括转换模块510、控制模块520、存储器530以及处理器540。图5所示转换模块510、控制模块520与存储器530可以参照图3所示转换模块310、控制模块320与存储器330的相关说明而类推之。图2的相关说明亦可适用于图5所示实施例。不同于图3所示实施例之处,在于图5所示实施例省略了图3所示数据DATA3与相关数据接脚。
[0044]图6是本发明另一实施例说明图5所示数据处理装置的信号时序示意图。图6所示实施例可以参照图4的相关说明而类推之。请参照图2、图5与图6，在本实施例中，转换模块510中包括过滤单元511以及解调制单元513。其中，经调制的时钟信号CLK2已载有数据(或信息)。过滤单元511的第一端耦接转换模块510的时钟接脚以接收外部的时钟信号CLK2 (步骤S201)。过滤单元511会过滤时钟信号CLK2中的噪声。过滤噪声后的时钟信号CLK2经由过滤单元511的第二端传递至解调制单元513 (例如:解调制器)。
[0045]解调制单元513的第一端耦接至过滤单元511的第二端以接收过滤噪声后的时钟信号CLK2。解调制单元513可以对时钟信号CLK2进行解调制，以从时钟信号CLK2解调出数据DATA5 (步骤S203)。当过滤噪声后的时钟信号CLK2的对应周期的时间长度大于一个参考值时，解调制单元513产生并决定数据DATA5的比特值为第一逻辑值(即需要进行比特写入操作的比特值，例如逻辑1)。当过滤噪声后的时钟信号CLK2的对应周期的时间长度小于所述参考值时，解调制单元513产生并决定数据DATA5的比特值为第二逻辑值(即不需要进行比特写入操作的比特值，例如逻辑0)。例如图6所示，依据大于所述参考值的周期时间长度T1，解调制单元513产生并决定数据DATA5的对应比特值为逻辑1。依据小于所述参考值的周期时间长度T2，解调制单元513产生并决定数据DATA5的对应比特值为逻辑0o
[0046]从时钟信号CLK2解调出数据DATA5后，解调制单元513将数据DATA5传递至控制模块520。控制模块520的输入端耦接至解调制单元513以接收数据DATA5。控制模块520对数据DATA5进行比特写入操作，以将数据DATA5的比特值烧写至存储器530 (步骤S205)。控制模块520的操作方式与第一实施例中控制模块320的操作方式相同，不在此赘述。
[0047]在将数据DATA5写入存储器530后，处理器540便可以从存储器530读取并利用数据DATA5。例如，若数据DATA5包括HDCP金钥，则处理器540便可以使用记录于存储器530内的HDCP金钥去对视频串流进行验证、加密或解密。
[0048]在其他实施例中，经调制的时钟信号CLK2中所载的数据(或信息)可以包括了加密过的HDCP金钥。所述加密过的HDCP金钥是事先采取可逆逻辑运算将原始HDCP金钥加密后而制得。其中，所述加密过的HDCP金钥中需要进行所述比特写入操作的比特数量少于原始HDCP金钥中需要进行该比特写入操作的比特数量。解调制单元513从时钟信号CLK2解调出所述加密过的HDCP金钥(数据DATA5)。在控制模块320将所述加密过的HDCP金钥写入存储器530的过程中，因为需要进行所述比特写入操作的比特数量已被减少，因此可以缩短将数据DATA5写入存储器530的操作时间。处理器540从存储器530取出所述加密过的HDCP金钥后，处理器540可以对加密过的HDCP金钥进行所述可逆逻辑运算，以便将所述加密过的HDCP金钥还原为原始HDCP金钥。在获得原始HDCP金钥后，处理器540便可以使用原始HDCP金钥去对视频串流进行验证、加密或解密。所述可逆逻辑运算容后详述。
[0049]在图1所示范例中，传统测试机台在将数据烧写在待测电路内部的0ΤΡ存储器或电子熔丝时，待测电路往往需要通过一组总线(bus)来接收传统测试机台所产生的编程信号来控制比特写入操作的进行。然而传统测试机台需要花费很多时间将欲烧写数据(例如测试样本(test pattern))转换为编程信号。在图5与图6所示实施例中，数据处理装置500的前级电路(例如测试机台)只需要把载于时钟信号CLK2中的欲烧写数据依序排列，并将载有数据的时钟信号CLK2传送给转换模块510，转换模块510就可以解调时钟信号CLK2而产生出对应的数据DATA5给控制模块520。控制模块520可以依据数据DATA5来对应产生编程信号Sprog给存储器530。也就是说，数据处理装置500的前级电路(例如测试机台)不需要产生这些编程信号Sprog。因此，本实施例可以减少前级电路(例如测试机台)所需控制接脚的数量和节省将测试样本转换为对应编程信号的时间。另外图5与图6所示实施例中数据处理装置500的前级电路(例如测试机台)产生出的测试样本数据量也可以小于图1实施例所示传统测试机台产生出的测试样本数据量。因为烧写0ΤΡ存储器或电子熔丝的控制总线信号有相关时序的关系，因此传统作法需要把所有的时序信息描述在测试样本中。在欲烧写数据很大的情况下，往往测试样本的数据量会变得很大。图5与图6所示作法只需要产生一个依次把欲烧写数据填入的测试样本，这可以大幅减少测试样本的数据量。
[0050]图7是本发明第三实施例说明一种数据处理装置的电路方块示意图。图7所示实施例可以参照图5与图6的相关说明而类推之。数据处理装置700包括运算单元710、调制单元720、转换模块730、控制模块740、存储器750以及处理器760。转换模块730中包括过滤单元731以及解调制单元733。图7所示转换模块730、过滤单元731、解调制单元733、控制模块740、存储器750以及处理器760可以分别参照图5中转换模块510、过滤单元511、解调制单元513、控制模块520、存储器530以及处理器540的相关说明而类推之。
[0051]请参照图7，运算单元710的输入端接收第二数据DATA6，并对第二数据DATA6进行可逆逻辑运算以产生第一数据DATA5，并将第一数据DATA5输出至调制单元720。其中，第一数据DATA5中需要进行比特写入操作的比特数量少于第二数据DATA6中需要进行比特写入操作的比特数量。例如，假设存储器750中存储单元的初始态(未被烧断的状态)的逻辑值定义为逻辑0，而存储器750中存储单元的烧写(trim)态(已被烧断的状态)的逻辑值定义为逻辑1，则数据DATA5中逻辑1的比特数量少于数据DATA6中逻辑1的比特数量。
[0052]调制单元720的输入端耦接至运算单元710的输出端，以接收数据DATA5。调制单元720的输出端耦接至转换模块730的时钟接脚，以提供时钟信号CLK2给转换模块730。调制单元720定义了第一时间长度T1与第二时间长度T2，其中第一时间长度T1大于或等于将比特值(例如逻辑1)写入存储器750的所需时间，而第二时间长度T2小于第一时间长度T1。当数据DATA5的比特值表示需要进行比特的写入操作时，调制单元720将时钟信号CLK2中的对应周期设定为第一时间长度T1。当数据DATA5的比特值表示不需要进行比特的写入操作时，调制单元720将时钟信号CLK2中的对应周期设定为第二时间长度T2。调制后的时钟信号CLK2可以参照图6的相关说明而类推之。
[0053]解调制单元733通过过滤单元731接收经调制的时钟信号CLK2后，可以从时钟信号CLK2中解调出数据DATA5，并将数据DATA5经由控制模块740烧写入存储器750。与数据DATA6相比，由于数据DATA5中逻辑1的比特数量已经减少，因此控制模块740可以减少将数据DATA5烧写入存储器750的操作时间。在完成数据DATA5的烧写操作后，处理器760便可以使用在存储器750内的数据DATA5。例如，处理器760可以使用与运算单元710相同的可逆逻辑运算，来将在存储器750内的数据DATA5还原为数据DATA6。其中，数据DATA6可以是加解密金钥，例如高频宽数字内容保护(HDCP)金钥或是其他加解密金钥。
[0054]在本实施例中，运算单元710中可包括非门(NOT gate)、异或门(exclusive ORgate, XOR gate)、异或非门(exclusive NOR gate, XNOR gate)或其他逻辑门，以便进行所述可逆逻辑运算。以下举例说明运算单元710对数据DATA6进行可逆逻辑运算后产生第一数据DATA5的不同实施例。
[0055]在一些实施例中，运算单元710可以提供运算金钥，并且可以利用异或门对数据DATA6与此运算金钥进行异或逻辑运算，以产生数据DATA5。例如，假设数据DATA6包含“1100”、“1001”与“1101”，而所述运算金钥为“1101”，则运算单元710利用所述运算金钥“1101”分别与“1100”、“1001”、“1101”进行异或逻辑运算后产生数据DATA5为“0001”、“0100”与“0000”。数据DATA6中逻辑1的比特数量为7，而数据DATA5中逻辑1的比特数量为2。与数据DATA6相比，由于数据DATA5中逻辑1的比特数量已经减少，因此控制模块740可以减少将数据DATA5烧写入存储器750的操作时间。在完成数据DATA5的烧写操作后，处理器760可以使用与运算单元710相同的可逆逻辑运算(异或逻辑运算)，来将在存储器750内的数据DATA5还原为数据DATA6。例如，处理器760可以将在存储器750内的“ 0001 ”、“ 0100 ”与“ 0000 ”(数据DATA5 )分别与所述运算金钥“1101”进行异或逻辑运算后产生 “ 1100 ”、“ 1001”、“ 1101”。
[0056]又例如，假设数据DATA6 包含 “ 10011101 ”、“00010101 ”、“ 11001111 ” 与“10000111”，而所述运算金钥为“10011101”，则运算单元710利用所述运算金钥“10011101” 分别与 “10011101”、“00010101”、“ 11001111” 与 “10000111” 进行异或逻辑运算后产生数据 DATA5 为 “00000000，，、“ 10001000”、“01010010” 与 “00011010”。数据 DATA6中逻辑1的比特数量为5+3+6+4=18，而数据DATA6中逻辑1的比特数量为0+2+3+3=8。与数据DATA6相比，由于数据DATA5中逻辑1的比特数量已经减少，因此控制模块740可以减少将数据DATA5烧写入存储器750的操作时间。
[0057]在另一些实施例中，运算单元710可以将多个HDCP金钥合并进行所述可逆逻辑运算。为方便解说，在此将假设一个HDCP金钥为4个比特。假设8个HDCP金钥分别为“ 1001，，、“ 1101，，、“0001，，、“0101，，、“ 1100，，、“ 1111，，、“ 1000，，与 “0111”，而所述运算金钥为“1000110100000101”，则运算单元710可以利用所述运算金钥“1000110100000101”分别与“1001110100010101”与“1100111110000111”进行异或逻辑运算后产生数据DATA5为“0001000000010000” 与 “0100001010000010”。与数据 DATA6 (即 “ 1001110100010101”与“1100111110000111”)相 t匕由于数据 DATA5 (即 “0001000000010000” 与“0100001010000010”)中逻辑1的比特数量已经减少，因此控制模块740可以减少将数据DATA5烧写入存储器750的操作时间。
[0058]在又一些实施例中，运算单元710可以提供运算金钥，并且可以利用异或非门对数据DATA6与此运算金钥进行异或非逻辑运算，以产生数据DATA5。
[0059]在另一些实施例中，运算单元710可以依据数据DATA6中逻辑1的比特数量判断是否进行所述可逆逻辑运算。若数据DATA6中需要进行比特写入操作的比特数量大于一个参考数量，则运算单元710可以利用非门将数据DATA6进行反相逻辑运算，以产生数据DATA5。
[0060]图8是本发明第四实施例说明一种数据处理装置的电路方块示意图。图8所示实施例可以参照图7的相关说明而类推之。不同于图7所示实施例之处，在于图8所示数据处理装置800中省略了图7所示运算单元710。也就是说，调制单元720直接将原始的数据DATA6 (例如原始HDCP金钥)载于时钟信号CLK2中。解调制单元733通过过滤单元731接收经调制的时钟信号CLK2后，可以从时钟信号CLK2中解调出原始的数据DATA6，并将数据DATA6经由控制模块740烧写入存储器750。在完成数据DATA6的烧写操作后，处理器760便可以直接使用在存储器750内的数据DATA6而不需要额外进行可逆逻辑运算。
[0061]综上所述，本发明的一些实施例提供的数据处理方法及装置可利用时钟信号CLK对应周期的时间长度来判断比特值是否需要进行写入操作，减少将比特值写入存储器的时间。另一方面，本发明的另一些实施例可利用可逆逻辑运算减少数据中需要进行比特写入操作的比特数量，以进一步减少将比特值写入存储器的时间。
[0062]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【权利要求】
1.一种数据处理方法，其特征在于，包括下列步骤: 经由一接脚接收一时钟信号； 依据该时钟信号的一对应周期的一时间长度而决定一第一数据的一比特值；以及依据该时钟信号与该第一数据而决定是否进行一比特写入操作，以将该比特值写入一存储器。
2.根据权利要求1所述的数据处理方法，其特征在于，所述接收该时钟信号的步骤包括: 过滤该时钟信号中的一噪声。
3.根据权利要求1所述的数据处理方法，其特征在于，所述依据该时钟信号的该对应周期的该时间长度而决定该第一数据的该比特值的步骤包括: 当该对应周期的该时间长度大于一参考值时，决定该比特值为一第一逻辑值；以及 当该对应周期的该时间长度小于该参考值时，决定该比特值为一第二逻辑值。
4.根据权利要求1所述的数据处理方法，其特征在于，所述决定是否进行该比特写入操作的步骤包括: 计数一等待时间，以等待该比特写入操作的完成； 当该第一数据的该比特值为一第一逻辑值时，直到该等待时间达到该比特写入操作的额定时间之前不重设该等待时间，以对该比特值进行该比特写入操作；以及 当该第一数据的该比特值为一第二逻辑值时，不对该比特值进行该比特写入操作并重设该等待时间，以处理下一个比特值。
5.根据权利要求1所述的数据处理方法，其特征在于，还包括: 定义一第一时间长度与一第二时间长度，其中该第一时间长度大于或等于将该比特值写入该存储器的所需时间，而该第二时间长度小于该第一时间长度； 当该第一数据的该比特值表示需要进行该比特写入操作时，将该时钟信号的该对应周期设定为该第一时间长度；以及 当该第一数据的该比特值表示不需要进行该比特写入操作时，将该时钟信号的该对应周期设定为该第二时间长度。
6.根据权利要求5所述的数据处理方法，其特征在于，还包括: 提供一第二数据；以及 对该第二数据进行一可逆逻辑运算，以产生该第一数据，其中该第一数据中需要进行该比特写入操作的比特数量少于该第二数据中需要进行该比特写入操作的比特数量。
7.根据权利要求6所述的数据处理方法，其特征在于，该可逆逻辑运算包括一反相逻辑运算、一异或逻辑运算或一异或非逻辑运算。
8.根据权利要求7所述的数据处理方法，其特征在于，该异或逻辑运算包括: 对该第二数据与一运算金钥进行该异或逻辑运算，以产生该第一数据。
9.根据权利要求7所述的数据处理方法，其特征在于，该反相逻辑运算包括: 若该第二数据中需要进行该比特写入操作的比特数量大于一参考数量，则将该第二数据进行该反相逻辑运算，以产生该第一数据。
10.根据权利要求6所述的数据处理方法，还包括: 对该第一数据进行该可逆逻辑运算，以将该第一数据还原为该第二数据。
11.根据权利要求6所述的数据处理方法，其特征在于，该第二数据为一加解密金钥。
12.根据权利要求11所述的数据处理方法，其特征在于，该加解密金钥包括一高频宽数字内容保护金钥。
13.根据权利要求1所述的数据处理方法，其特征在于，该第一数据为一加解密金钥。
14.根据权利要求13所述的数据处理方法，其特征在于，该加解密金钥包括一高频宽数字内容保护金钥。
15.一种数据处理装置，其特征在于，包括: 一转换模块，其一第一端接收一时钟信号，该转换模块依据该时钟信号的一对应周期的一时间长度而决定该第一数据的一比特值；以及 一控制模块，耦接该转换模块，该控制模块依据该时钟信号与该第一数据而决定是否进行一比特写入操作，以将该比特值写入一存储器。
16.根据权利要求15所述的数据处理装置，其特征在于，该转换模块包括: 一过滤单元，耦接该转换模块的该第一端以接收该时钟信号，该过滤单元过滤该时钟信号中的一噪声；以及 一取样单元，耦接该转换模块的一第二端以接收一数据信号，该取样单元耦接该过滤单元以接收过滤该噪声后的该时钟信号，其中该取样单元依据该时钟信号的时序而取样该数据信号，以获得并决定该第一数据的逻辑值。
17.根据权利要求15所述的数据处理装置，其特征在于，该转换模块包括: 一过滤单元，耦接该转换模块的该第一端以接收该时钟信号，该过滤单元过滤该时钟信号中的一噪声；以及 一解调制单元，耦接该过滤单元以接收过滤该噪声后的该时钟信号，其中当所述过滤该噪声后的该时钟信号的该对应周期的该时间长度大于一参考值时，该解调制单元产生并决定该第一数据的该比特值为一第一逻辑值，当所述过滤该噪声后的该时钟信号的该对应周期的该时间长度小于该参考值时，该解调制单元产生并决定该第一数据的该比特值为一第二逻辑值。
18.根据权利要求15所述的数据处理装置，其特征在于，该控制模块计数一等待时间，以等待该比特写入操作的完成；当该第一数据的该比特值为一第一逻辑值时，该控制模块直到该等待时间达到该比特写入操作的额定时间之前不重设该等待时间，以对该比特值进行该比特写入操作；以及当该第一数据的该比特值为一第二逻辑值时，该控制模块不对该比特值进行该比特写入操作并重设该等待时间，以处理下一个比特值。
19.根据权利要求15所述的数据处理装置，其特征在于，还包括: 一调制单元，其输出端耦接该转换模块的该第一端以提供该时钟信号，其中该调制单元定义一第一时间长度与一第二时间长度；该第一时间长度大于或等于将该比特值写入该存储器的所需时间；该第二时间长度小于该第一时间长度；当该第一数据的该比特值表示需要进行该比特的该写入操作时，该调制单元将该时钟信号的该对应周期设定为该第一时间长度；以及当该第一数据的该比特值表示不需要进行该比特的该写入操作时，该调制单元将该时钟信号的该对应周期设定为该第二时间长度。
20.根据权利要求19所述的数据处理装置，其特征在于，还包括: 一运算单元，其输出端耦接至该调制单元的输入端，该运算单元的一输入端接收一第二数据，其中该运算单元对该第二数据进行一可逆逻辑运算，以产生该第一数据至该调制单元的输入端，其中该第一数据中需要进行该比特写入操作的比特数量少于该第二数据中需要进行该比特写入操作的比特数量。
21.根据权利要求20所述的数据处理装置，其特征在于，该运算单元包括一非门、一异或门以及一异或非门其中至少一种，以进行该可逆逻辑运算。
22.根据权利要求21所述的数据处理装置，其特征在于，该运算单元提供一运算金钥，以及该异或门对该第二数据与该运算金钥进行该异或逻辑运算，以产生该第一数据。
23.根据权利要求21所述的数据处理装置，其特征在于，若该第二数据中需要进行该比特写入操作的比特数量大于一参考数量，则将该第二数据进行该反相逻辑运算，以产生该第一数据。
24.根据权利要求20所述的数据处理装置，其特征在于，还包括: 一处理器，耦接至该存储器以读取该第一数据，并对该第一数据进行该可逆逻辑运算，以将该第一数据还原为该第二数据。
25.根据权利要求20所述的数据处理装置，其特征在于，该第二数据为一加解密金钥。
26.根据权利要求25所述的数据处理装置，其特征在于，该加解密金钥包括一高频宽数字内容保护金钥。
27.根据权利要求15所述的数据处理装置，其特征在于，该第一数据为一加解密金钥。
28.根据权利要求27所述的数据处理装置，其特征在于，该加解密金钥包括一高频宽数字内容保护金钥。
【文档编号】G11C7/10GK104347101SQ201310344081
【公开日】2015年2月11日 申请日期:2013年8月8日 优先权日:2013年8月8日
【发明者】林保言 申请人:联咏科技股份有限公司