内部电压发生电路的制作方法
【专利摘要】一种内部电压发生电路包括：标志信号发生器，适用于产生第一标志信号，并且适用于产生第二标志信号，所述第一标志信号在从深度掉电模式终止的时刻起第一预定时间之后被使能，所述第二标志信号在从第一标志信号被使能的时刻起第二预定时间之后被使能；驱动信号发生器，适用于接收第一标志信号和第二标志信号以产生第一驱动信号和第二驱动信号，并且适用于响应于第一标志信号和第二标志信号而接收预振荡信号以产生第三标志信号和第四标志信号；以及内部电压发生器，适用于响应于第一驱动信号和第二驱动信号而驱动第一内部电压信号，并且适用于响应于第三驱动信号和第四驱动信号而泵浦第二内部电压信号。
【专利说明】内部电压发生电路
[0001]相关申请的交叉引用
[0002]本申请要求2013年8月16日向韩国知识产权局提交的韩国专利申请N0.10-2013-0097290的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本公开的实施例总体而言涉及半导体集成电路，更具体地，涉及内部电压发生电路。
【背景技术】
[0004]一般来说，半导体器件从外部系统接收电源电压VDD和接地电压VSS以产生用于其内部电路操作的内部电压。用于操作半导体器件的内部电路的内部电压可以包括:供给至核心区的核心电压VC0RE、用来驱动或过驱动字线的高电压VPP以及施加至核心区中的NMOS晶体管的体区(或衬底)的低电压VBB。
[0005]核心电压VCORE可以是比从外部系统供应的电源电压VDD更低的正电压。因而，可以通过将电源电压VDD降低至一定的电平来产生核心电压VC0RE。相反，高电压VPP可以比电源电压VDD更高，而低电压VBB可以是比接地电压VSS更低的负电压。因而，可能需要电荷泵电路来产生高电压VPP和低电压VBB。
[0006]半导体器件，例如动态随机存取存储器(DRAM)可以被设计成在具有低功耗和大单元容量的情况下高速操作。因而，大多数半导体器件可以被设计成具有在不执行数据输入/输出(I/o)操作时将驱动电流最小化的深度掉电模式。如果半导体器件进入深度掉电模式，则用于产生内部电压的内部电压发生电路可以被关断以停止产生内部电压。
[0007]然而，如果半导体器件的深度掉电模式终止，则所有的内部电压发生电路可以都被导通，由此突然增加半导体器件的驱动电流。结果，电源电压VDD的电平会突然降低。即，半导体器件的功耗会突然增加。在这种情况下，与半导体器件共享电源电压VDD的另外的半导体器件可能会由于降低的电源电压VDD而发生故障。
【发明内容】
[0008]各种实施例涉及内部电压发生电路。
[0009]根据一些实施例，一种内部电压发生电路包括:标志信号发生器，适用于产生第一标志信号并且适用于产生第二标志信号，所述第一标志信号在从深度掉电模式终止的时刻起第一预定时间之后被使能，所述第二标志信号在从第一标志信号被使能的时刻起第二预定时间之后被使能；驱动信号发生器，适用于接收第一标志信号和第二标志信号以产生第一驱动信号和第二驱动信号，并且适用于响应于第一标志信号和第二标志信号而接收预振荡信号以产生第三驱动信号和第四驱动信号；以及内部电压发生器，适用于响应于第一驱动信号和第二驱动信号而驱动第一内部电压信号，并且适用于响应于第三驱动信号和第四驱动信号而泵浦第二内部电压信号。
[0010]根据另一个实施例，一种内部电压发生电路包括:内部振荡信号发生器、选择信号发生器、锁存器单元以及驱动信号发生器。内部振荡信号发生器接收用于执行深度掉电模式的深度掉电信号，以产生包括周期性产生的脉冲的内部振荡信号。选择信号发生器将计数信号作为第一选择信号输出，并且在输出第一选择信号之后将计数信号作为第二选择信号输出。此外，选择信号发生器在输出第二选择信号之后将计数信号作为第三选择信号输出，并且在输出第三选择信号之后将计数信号作为第四选择信号输出。在输入至选择信号发生器的内部振荡信号的脉冲数目等于预定数目时产生计数信号。锁存器单元锁存第一选择信号至第四选择信号，以在深度掉电模式终止之后产生第一标志信号至第四标志信号。驱动信号发生器接收第一标志信号至第四标志信号以产生用于产生第一内部电压信号的第一驱动信号至第四驱动信号，并且接收第一标志信号至第四标志信号以产生用于泵浦第二内部电压信号的第五驱动信号至第八驱动信号。
[0011]根据一个实施例，一种内部电压发生电路包括:标志信号发生器，适用于产生第一标志信号并且适用于产生第二标志信号，所述第一标志信号在从深度掉电模式终止的时刻起第一预定时间之后被使能，所述第二标志信号在从第一标志信号被使能的时刻起第二预定时间之后被使能；驱动信号发生器，适用于接收第一标志信号和第二标志信号以产生第一驱动信号和第二驱动信号，并且适用于响应于第一标志信号和第二标志信号来接收预振荡信号以产生第三驱动信号和第四驱动信号；以及内部电压发生器，适用于响应于第一驱动信号和第二驱动信号而顺序激活多个驱动器，并且适用于响应于第三驱动信号和第四驱动信号而顺序激活多个泵。
[0012]根据一个实施例，一种内部电压发生电路包括:标志信号发生器，适用于在深度掉电模式终止之后顺序产生并使能标志信号；驱动信号发生器，适用于接收标志信号并且基于多个接收的所述标志信号来产生驱动信号，以及适用于响应于所述多个接收的所述标志信号而接收预振荡信号以产生额外的驱动信号；以及内部电压发生器，适用于响应于所述多个接收的所述标志信号来激活多个驱动器，以及适用于响应于多个接收的额外的驱动信号来激活多个泵。
【专利附图】
【附图说明】
[0013]结合附图和所附详细描述，本发明的实施例将变得更加显然，其中:
[0014]图1是说明根据本发明的一个实施例的内部电压发生电路的框图；
[0015]图2是说明在图1的内部电压发生电路中包括的标志信号发生器的框图；
[0016]图3是说明图2的标志信号发生器中包括的内部振荡信号发生器的电路图；
[0017]图4是说明图2的标志信号发生器中包括的计数器的电路图；
[0018]图5是说明图2的标志信号发生器中包括的信号发送器的示意图；
[0019]图6是说明根据本发明的一个实施例的内部电压发生电路的操作的时序图；
[0020]图7是说明图2的标志信号发生器中包括的锁存器单元的示意图；以及
[0021]图8是说明图7中所示的锁存器单元的操作的时序图。
【具体实施方式】
[0022]在下文中，将参照附图来描述本发明的各种实施例。然而，本文描述的实施例仅出于说明的目的，并非意图限制本发明的范围。
[0023]参见图1，根据本实施例的内部电压发生电路可以包括:标志信号发生器10、振荡信号发生器20、驱动信号发生器30以及内部电压发生器40。标志信号发生器10可以可操作地与驱动信号发生器30耦接，而驱动信号发生器30可以可操作地与内部电压发生器40耦接。振荡信号发生器20可以可操作地与驱动信号发生器30耦接，而驱动信号发生器30可以可操作地与内部电压发生器40耦接。
[0024]标志信号发生器10可以接收深度掉电信号DPD以产生第一标志信号至第四标志信号FLAG〈1:4>,第一标志信号至第四标志信号FLAG〈1:4>在深度掉电模式中被初始化,并且在从深度掉电模式终止的时刻起预定时间之后被顺序使能。
[0025]振荡信号发生器20可以产生预振荡信号P0SC，预振荡信号POSC包括在第二内部电压信号VINT2的电平比预定电平更低时周期性产生的脉冲。
[0026]驱动信号发生器30可以包括缓冲器单元31和开关单元32，缓冲器单元31缓冲第一标志信号至第四标志信号FLAG〈1:4>以产生第一驱动信号至第四驱动信号DRVEN〈1:4>和第一开关信号至第四开关信号SW〈1:4> ;开关单元32响应于第一开关信号至第四开关信号SW〈1:4>而缓冲预振荡信号P0SC，以产生第五驱动信号至第八驱动信号DRVEN〈5:8> (或额外的驱动信号)。
[0027]内部电压发生器40可以包括内部电压驱动器41和内部电压泵浦单元42，内部电压驱动器41输出第一内部电压信号VINT1,第一内部电压信号VINTl通过根据第一驱动信号至第四驱动信号DRVEN〈1:4>被顺序驱动的第一驱动器至第四驱动器(未示出)来产生；内部电压泵浦单元42输出第二内部电压信号VINT2，第二内部电压信号VINT2通过根据第五驱动信号至第八驱动信号DRVEN〈5:8>被顺序驱动的第一泵至第四泵(未示出)来泵浦。在一些实施例中，内部电压驱动器41可以利用多个驱动器来实现，多个驱动器驱动第一内部电压信号VINT1、或者驱动多个内部电压信号中的相应信号。另外，内部电压泵浦单元42可以利用多个泵来实现，多个泵泵浦第二内部电压信号VINT2、或者泵浦多个内部电压信号中的相应信号。
[0028]在下文中，将参照图2更加全面地描述标志信号发生器10的配置。
[0029]参见图2，标志信号发生器10可以包括:内部振荡信号发生器11、选择信号发生器12以及锁存器单元13。内部振荡信号发生器11可以与选择信号发生器12和锁存器单元13电耦接。选择信号发生器12可以与内部振荡信号发生器11和锁存器单元13电耦接。锁存器单元13可以与选择信号发生器12和内部振荡信号发生器11电耦接。
[0030]当深度掉电模式终止时，内部振荡信号发生器11可以接收具有逻辑“低”电平的深度掉电信号DPD，以产生包括周期性产生的脉冲的内部振荡信号10SC。此外，内部振荡信号发生器11可以接收被使能成具有逻辑“高”电平的第四内部复位信号IRSTB〈4>，以产生被禁止成具有逻辑“低”电平的内部振荡信号10SC。在下文中将描述用于产生第四内部复位信号IRSTB〈4>的操作。
[0031]选择信号发生器12可以包括:计数器121、译码器122以及信号发送器123。计数器121可以响应于内部振荡信号1SC的脉冲而执行计数操作以产生计数信号CNT，并且可以响应于第一内部复位信号至第四内部复位信号IRSTB〈1: 4>而执行计数操作以产生第一预译码信号和第二预译码信号ro〈l:2>。译码器122可以译码第一预译码信号和第二预译码信号ro〈l:2>以产生第一译码信号至第四译码信号DEC〈1:4>，第一译码信号至第四译码信号DEC〈1:4>中的一个被选择性地使能。信号发送器123可以根据第一译码信号至第四译码信号DEC〈1:4>的电平组合来将计数信号CNT作为第一选择信号至第四选择信号SEL<1:4>中的一个输出。
[0032]锁存器单元13可以产生在深度掉电模式中被初始化成具有逻辑“低”电平的第一标志信号至第四标志信号FLAG〈1:4>，并且可以在深度掉电模式终止时锁存第一选择信号至第四选择信号SEL〈1:4>以产生第一标志信号至第四标志信号FLAG〈1:4>。此外，锁存器单元13可以产生包括在第一标志信号FLAG〈1>被使能时产生的脉冲的第一内部复位信号IRSTB〈1>，并且可以产生包括在第二标志信号FLAG〈2>被使能时产生的脉冲的第二内部复位信号IRSTB〈2>。另外，锁存器单元13可以产生包括在第三标志信号FLAG〈3>被使能时产生的脉冲的第三内部复位信号IRSTB〈3>，并且可以产生包括在第四标志信号FLAG〈4>被使能时产生的脉冲的第四内部复位信号IRSTB〈4>。因此，锁存器单元13可以接收复位信号RESET，如图2中所示。
[0033]在下文中将参照图3来更加全面地描述内部振荡信号发生器11的配置。
[0034]参见图3，内部振荡信号发生器11可以包括使能信号发生器111和振荡器112。使能信号发生器111可以与振荡器112电耦接。
[0035]使能信号发生器111可以在深度掉电模式终止时接收具有逻辑“低”电平的深度掉电信号DPD,以将电源电压信号VDD作为使能信号EN输出。此外,在第四内部复位信号IRSTB<4>的脉冲具有逻辑“低”电平时，使能信号发生器111可以产生具有逻辑“低”电平的使能信号EN。在一些实施例中，使能信号发送器111可以利用触发器F/F来实现。
[0036]振荡器112可以产生内部振荡信号10SC,内部振荡信号1SC包括在具有逻辑“低”电平的使能信号EN输入至振荡器112时周期性产生的脉冲。振荡器112可以利用环形振荡器来实现，并且内部振荡信号1SC的脉冲的周期时间可以通过振荡器112的内部电阻值来控制。
[0037]在下文中将参照图4来更加全面地描述计数器121的配置。
[0038]参见图4，计数器121可以包括:初始化信号发生器1211、第一计数器1212、逻辑单元1213、控制信号发生器1214以及第二计数器1215。初始化信号发生器1211可以与第一计数器1212和第二计数器1215电耦接。控制信号发生器1214可以与第二计数器1215电耦接。逻辑单元1213可以与第一计数器1212电耦接。因而，第二计数器1215可以与初始化信号发生器1211、控制信号发生器1214以及第一计数器1212电耦接，并且第一计数器1212可以与逻辑单元1213、第二计数器1215以及初始化信号发生器1211电耦接。
[0039]初始化信号发生器1211可以在包括内部电压发生电路的半导体器件的操作开始之后的初始化模式中产生初始化信号INIT，初始化信号INIT在具有逻辑“高”电平的复位信号RESET或具有逻辑“低”电平的第四内部复位信号IRSTB〈4>输入至初始化信号发生器1211时具有逻辑“高”电平。
[0040]第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作以产生第一预计数信号和第二预计数信号PC〈1: 2>，并且在具有逻辑“高”电平的初始化信号INIT被输入至第一计数器1212时第一预计数信号和第二预计数信号PC〈1:2>可以被初始化成具有逻辑“低”电平。第一计数器1212可以利用触发器来实现。
[0041]逻辑电路1213可以在第一预计数信号和第二预计数信号PC〈1:2>具有预定的电平组合时产生计数信号CNT。在本实施例中，第一预计数信号和第二预计数信号PC〈1:2>的预定的电平组合意味着第一预计数信号和第二预计数信号PC〈1:2>都具有逻辑“高”电平。
[0042]控制信号发生器1214可以产生控制信号C0N，控制信号CON包括被产生成每当第一内部复位信号至第三内部复位信号IRSTB〈1:3>中的至少一个具有逻辑“低”电平时具有逻辑“高”电平的脉冲。随后将描述用于产生第一内部复位信号至第三内部复位信号IRSTB〈1:3> 的操作。
[0043]第二计数器1215可以响应于控制信号CON的脉冲而执行计数操作，以输出第一预译码信号和第二预译码信号ro〈l: 2>，并且当具有逻辑“高”电平的初始化信号INIT被输入至第二计数器1215中时第一预译码信号和第二预译码信号ro〈l:2>可以被初始化成具有逻辑“低”电平。第二计数器可以利用触发器来实现。
[0044]在下文中将参照图5来更加全面地描述信号发送器123 (如图2中所示)的配置。
[0045]参见图5，信号发送器123可以包括第一信号发送器至第四信号发送器124、125、126以及127。第一信号发送器至第四信号发送器124、125、126以及127都相互电耦接。
[0046]第一信号发送器124可以包括:传送单元1241、驱动元件Nll以及锁存器单元1242，传送单元1241在第一译码信号DEC〈1>具有逻辑“高”电平时被导通以经由节点ndll来输出计数信号CNT，驱动元件Nll接收深度掉电信号DPD以将节点ndll驱动成具有逻辑“低”电平，锁存器单元1242锁存节点ndll上的信号以产生第一选择信号SEL〈1>。S卩，第一信号发送器124在深度掉电模式中可以产生具有逻辑“高”电平的第一选择信号SEL〈1>，而在深度掉电模式终止之后可以反相缓冲计数信号CNT以产生第一选择信号SEL〈1>。如图5中所示，驱动单元Nll的漏极可以与接地电压VSS电耦接。
[0047]第二信号发送器125在深度掉电模式中可以产生具有逻辑“高”电平的第二选择信号SEL〈2>，并且在具有逻辑“高”电平的第二译码信号DEC〈2>被输入至第二信号发送器125时可以反相缓冲计数信号CNT以产生第二选择信号SEL〈2>。
[0048]第三信号发送器126在深度掉电模式中可以产生具有逻辑“高”电平的第三选择信号SEL〈3>，并且在具有逻辑“高”电平的第三译码信号DEC〈3>输入至第三信号发送器126时可以反相缓冲计数信号CNT以产生第三选择信号SEL〈3>。
[0049]第四信号发送器127在深度掉电模式中可以产生具有逻辑“高”电平的第四选择信号SEL〈4>，并且在具有逻辑“高”电平的第四译码信号DEC〈4>输入至第四信号发送器127时可以反相缓冲计数信号CNT以产生第四选择信号SEL〈4>。第二信号发送器125、第三信号发送器126以及第四信号发送器127中的每个可以具有与第一信号发送器124大体相同的配置，除了它们的输入/输出(I/O)信号之外。因而，在下文中将省略第二信号发送器125、第三信号发送器126以及第四信号发送器127的详细描述。
[0050]在下文中，将参照图6，结合在深度掉电模式终止之后响应于内部振荡信号1SC的脉冲而执行计数操作以产生第一选择信号至第四选择信号SEL〈1:4>的一个实例，来描述具有上述配置的选择信号发生器12的操作。
[0051]首先，在时间点“Tl”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“高”电平的第一预计数信号PC〈1>、和具有逻辑“高”电平的第二预计数信号PC〈2>。计数器121中的逻辑单元1213可以响应于具有逻辑“高”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“高”电平的计数信号CNT。计数器121中的第二计数器1215可以响应于具有逻辑“低”电平的控制信号CON而不执行任何计数操作，以产生具有逻辑“低”电平的第一预译码信号和第二译码数信号ro〈l:2>。译码器122可以译码具有逻辑“低”电平的第一预译码信号和第二预译码信号ro〈l:2>以产生具有逻辑“高”电平的第一译码信号DEC〈1>。信号发送器123中的第一信号发送器124可以响应于具有逻辑“高”电平的第一译码信号DEC〈1>而反相缓冲计数信号CNT，以产生具有逻辑“低”电平的第一选择信号SEL〈1>。
[0052]随后，在时间点“T2”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>。计数器121中的逻辑单元1213可以响应于具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“低”电平的计数信号CNT。在这种情况下，计数器121的控制信号发生器1214可以接收具有逻辑“低”电平的第一内部复位信号IRSTB<1>,以产生具有逻辑“高”电平的控制信号C0N。随后将描述用于产生第一内部复位信号IRSTB〈1>的操作。计数器121中的第二计数器1215可以响应于具有逻辑“高”电平的控制信号CON而执行计数操作，以产生具有逻辑“高”电平的第一预译码信号PD〈1>和具有逻辑“低”电平的第二预译码信号HK2〉。译码器122可以译码具有逻辑“高”电平的第一预译码信号ro〈i>和具有逻辑“低”电平的第二预译码信号ro〈2>，以产生具有逻辑“高”电平的第二译码信号DEC〈2>。
[0053]接着，在时间点“T3”，计数器121的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“高”电平的第一预计数信号PC〈1>和具有逻辑“高”电平的第二预计数信号PC〈2>。计数器121中的逻辑单元1213可以响应于具有逻辑“高”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“高”电平的计数信号CNT。计数器121中的第二计数器1215可以响应于具有逻辑“低”电平的控制信号CON而不执行任何计数操作，以产生具有逻辑“高”电平的第一预译码信号PD〈1>和具有逻辑“低”电平的第二预译码信号HK2〉。译码器122可以译码具有逻辑“高”电平的第一预译码信号pd〈i>和具有逻辑“低”电平的第二预译码信号ro〈2>，以产生具有逻辑“高”电平的第二译码信号DEC〈2>。信号发送器123中的第二信号发送器125可以响应于具有逻辑“高”电平的第二译码信号DEC〈2>而反相缓冲计数信号CNT，以产生具有逻辑“低”电平的第二选择信号SEL〈2>。
[0054]随后，在时间点“T4”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>。计数器121中的逻辑单元1213可以响应于具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“低”电平的计数信号CNT。在这种情况下，计数器121中的控制信号发生器1214可以接收具有逻辑“低”电平的第二内部复位信号IRSTB<2>,以产生具有逻辑“高”电平的控制信号C0N。随后将描述用于产生第二内部复位信号IRSTB〈2>的操作。计数器121中的第二计数器1215可以响应于具有逻辑“高”电平的控制信号CON而执行计数操作，以产生具有逻辑“低”电平的第一预译码信号HKD和具有逻辑“高”电平的第二预译码信号ro〈2>。译码器122可以译码具有逻辑“低”电平的第一预译码信号ro〈i>和具有逻辑“高”电平的第二预译码信号ro〈2>，以产生具有逻辑“高”电平的第三译码信号DEC〈3>。
[0055]接着，在时间点“T5”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“高”电平的第一预计数信号和第二预计数信号PC〈1:2>。计数器121中的逻辑单元1213可以响应于具有逻辑“高”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“高”电平的计数信号CNT。计数器121中的第二计数器1215可以响应于具有逻辑“低”电平的控制信号CON而不执行任何计数操作，以产生具有逻辑“低”电平的第一预译码信号ro〈i>和具有逻辑“高”电平的第二预译码信号ro〈2>。译码器122可以译码具有逻辑“低”电平的第一预译码信号PD〈1>和具有逻辑“高”电平的第二预译码信号ro〈2>，以产生具有逻辑“高”电平的第三译码信号DEC〈3>。信号发送器123中的第三信号发送器126可以响应于具有逻辑“高”电平的第三译码信号DEC〈3>而反相缓冲计数信号CNT，以产生具有逻辑“低”电平的第三选择信号SEL〈3>。
[0056]随后，在时间点“T6”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>。计数器121的逻辑单元1213可以响应于具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“低”电平的计数信号CNT。在这种情况下，计数器121中的控制信号发生器1214可以接收具有逻辑“低”电平的第三内部复位信号IRSTB〈3>而产生具有逻辑“高”电平的控制信号C0N。随后将描述用于产生第三内部复位信号IRSTB〈3>的操作。计数器121中的第二计数器1215可以响应于具有逻辑“高”电平的控制信号CON而执行计数操作，以产生具有逻辑“高”电平的第一预译码信号和第二预译码信号ro〈l:2>。译码器122可以译码具有逻辑“高”电平的第一预译码信号和第二预译码信号ro〈l:2>，以产生具有逻辑“高”电平的第四译码信号DEC〈4>。
[0057]接着，在时间点“T7”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“高”电平的第一预计数信号和第二预计数信号PC〈1:2>。计数器121中的逻辑单元1213可以响应于具有逻辑“高”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“高”电平的计数信号CNT。计数器121中的第二计数器1215可以响应于具有逻辑“低”电平的控制信号CON而不执行任何计数操作，以产生具有逻辑“高”电平的第一预译码信号HKD和具有逻辑“高”电平的第二预译码信号ro〈2>。译码器122可以译码具有逻辑“高”电平的第一预译码信号PD〈1>和具有逻辑“高”电平的第二预译码信号ro〈2>，以产生具有逻辑“高”电平的第四译码信号DEC〈4>。信号发送器123中的第四信号发送器127可以响应于具有逻辑“高”电平的第四译码信号DEC<4>而反相缓冲计数信号CNT，以产生具有逻辑“低”电平的第四选择信号SEL〈4>。
[0058]随后，在时间点“T8”，计数器121中的第一计数器1212可以响应于内部振荡信号1SC的脉冲而执行计数操作，以产生具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>。计数器121中的逻辑单元1213可以响应于具有逻辑“低”电平的第一预计数信号和第二预计数信号PC〈1:2>而产生具有逻辑“低”电平的计数信号CNT。在这种情况下，计数器121中的控制信号发生器1214可以产生具有逻辑“低”电平的控制信号C0N，因为所有的第一内部复位信号、第二内部复位信号、第三内部复位信号IRSTB〈1:3>都具有逻辑“高”电平。计数器121中的初始化信号发生器1211可以接收具有逻辑“低”电平的第四内部复位信号IRSTB〈4>，以产生具有逻辑“高”电平的初始化信号INIT。随后将描述用于产生第一内部复位信号至第四内部复位信号IRSTB〈1:4>的操作。计数器121中的第一计数器1212可以接收具有逻辑“高”电平的初始化信号INIT以将第一预计数信号和第二预计数信号PC〈1: 2>初始化成具有逻辑“低”电平。
[0059]以上阐述的选择信号发生器12可以产生在深度掉电模式终止之后被顺序使能的第一选择信号至第四选择信号SEL〈1:4>。
[0060]在下文中，将参照图7更加全面地描述锁存器单元13的配置。
[0061]参见图7，锁存器单元13可以包括第一锁存器单元至第四锁存器单元131、132、133 以及 134。
[0062]第一锁存器单元131可以包括:第一 SR锁存器单元1311、第二 SR锁存器单元1312以及第一内部复位信号发生器1313。第一 SR锁存器单元1311可以与第二 SR锁存器单元1312电耦接，而第二 SR锁存器单元1312可以与第一内部复位信号发生器1313电耦接。第一 SR锁存器单元1311可以接收具有逻辑“高”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以在初始化模式中将节点ndl2驱动成具有逻辑“低”电平。第二 SR锁存器单元1312可以在初始化模式中将第一标志信号FLAG〈1>初始化成具有逻辑“高”电平，并且可以锁存第一选择信号SEL〈1>以在深度掉电模式终止之后产生第一标志信号FLAG〈1>。第一内部复位信号发生器1313可以产生第一内部复位信号IRSTB〈1>,第一内部复位信号IRSTB〈1>包括被产生成具有以下脉冲宽度的脉冲:所述脉冲宽度对应于从第一标志信号FLAG〈1>被产生成具有逻辑“高”电平的时刻起至经过反相延迟单元1314的延迟时间的时刻的时段。即，第一锁存器单元131可以在初始化模式中产生具有逻辑“高”电平的第一标志信号FLAG〈1>,可以在初始化模式中产生具有逻辑“低”电平的第一标志信号FLAG〈1>，以及可以在深度掉电模式终止之后在输入具有逻辑“低”电平的第一选择信号SEL〈1>的时刻产生被使能成具有逻辑“高”电平的第一标志信号FLAG〈1>。此外，第一锁存器单兀131可以产生第一内部复位信号IRSTB〈1>,第一内部复位信号IRSTB〈1>包括在第一标志信号FLAG〈1>被产生成具有逻辑“高”电平的时刻被产生成具有逻辑“低”电平的脉冲。
[0063]第二锁存器单元132可以在初始化模式中产生具有逻辑“高”电平的第二标志信号FLAG〈2>，可以在深度掉电模式中产生具有逻辑“低”电平的第二标志信号FLAG〈2>，以及可以在深度掉电模式终止之后在输入具有逻辑“低”电平的第二选择信号SEL〈2>的时刻产生被使能成具有逻辑“高”电平的第二标志信号FLAG〈2>。此外，第二锁存器单元132可以产生第二内部复位信号IRSTB〈2>，第二内部复位信号IRSTB〈2>包括在第二标志信号FLAG〈2>被产生成具有逻辑“高”电平的时刻被产生成具有逻辑“低”电平的脉冲。
[0064]第三锁存器单元133可以在初始化模式中产生具有逻辑“高”电平的第三标志信号FLAG〈3>，可以在深度掉电模式中产生具有逻辑“低”电平的第三标志信号FLAG〈3>，以及可以在深度掉电模式终止之后在输入具有逻辑“低”电平的第三选择信号SEL〈3>的时刻产生被使能成具有逻辑“高”电平的第三标志信号FLAG〈3>。此外，第三锁存器单元133可以产生第三内部复位信号IRSTB〈3>，第三内部复位信号IRSTB〈3>包括在第三标志信号FLAG〈3>被产生成具有逻辑“高”电平的时刻被产生成具有逻辑“低”电平的脉冲。
[0065]第四锁存器单元134可以在初始化模式中产生具有逻辑“高”电平的第四标志信号FLAG〈4>，可以在深度掉电模式中产生具有逻辑“低”电平的第四标志信号FLAG〈4>，以及可以在深度掉电模式终止之后在输入具有逻辑“低”电平的第四选择信号SEL〈4>的时刻产生被使能成具有逻辑“高”电平的第四标志信号FLAG〈4>。此外，第四锁存器单元134可以产生第四内部复位信号IRSTB〈4>，第四内部复位信号IRSTB〈4>包括在第四标志信号FLAG〈4>被产生成具有逻辑“高”电平的时刻被产生成具有逻辑“低”电平的脉冲。
[0066]第二锁存器单元132、第三锁存器单元133和第四锁存器单元134中的每个可以具有与第一锁存器单元131大体相同的配置，除了它们的输入/输出(I/O)信号之外。因而，在下文中将省略第二锁存器单元132、第三锁存器单元133以及第四锁存器单元134的详细描述。
[0067]在下文中将参照图8来描述具有上述配置的锁存器单元13的操作。将结合响应于在初始化模式中、在深度掉电模式中以及在深度掉电模式之后产生的第一标志信号至第四标志信号FLAG〈1:4>和第一内部复位信号至第四内部复位信号IRSTB〈1:4>而产生内部电压信号的操作，来描述锁存器单元13的操作。
[0068]首先，初始化模式可以在时间点“T11”开始，并且在下文中将描述用于初始化模式的操作。
[0069]第一锁存器单元131可以接收具有逻辑“高”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第一标志信号FLAG〈1>和具有逻辑“高”电平的第一内部复位信号IRSTB〈1>。
[0070]第二锁存器单元132可以接收具有逻辑“高”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第二标志信号FLAG〈2>和具有逻辑“高”电平的第二内部复位信号IRSTB〈2>。
[0071]第三锁存器单元133可以接收具有逻辑“高”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第三标志信号FLAG〈3>和具有逻辑“高”电平的第三内部复位信号IRSTB〈3>。
[0072]第四锁存器单元134可以接收具有逻辑“高”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第四标志信号FLAG〈4>和具有逻辑“高”电平的第四内部复位信号IRSTB〈4>。
[0073]驱动信号发生器30可以接收具有逻辑“高”电平的第一标志信号至第四标志信号FLAG<1:4>,以产生第一驱动信号至第四驱动信号DRVEN〈1:4>和第五驱动信号至第八驱动信号 DRVEN〈5:8>。
[0074]内部电压驱动器41可以响应于具有逻辑“高”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>而激活第一驱动器至第四驱动器(未示出)，以驱动第一内部电压信号VINTl0
[0075]内部电压泵浦单元42可以响应于第五驱动信号至第八驱动信号DRVEN〈5: 8>而激活第一泵至第四泵(未示出)，以输出被第一泵至第四泵泵浦的第二内部电压信号VINT2，其中第五驱动信号至第八驱动信号DRVEN〈5:8>中的每个都包括周期性产生的脉冲。
[0076]接着，深度掉电模式可以在时间点“T12”开始，并且在下文中将描述用于深度掉电模式的操作。
[0077]第一锁存器单元131可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“高”电平的深度掉电信号DPD，以产生具有逻辑“低”电平的第一标志信号FLAG〈1>和具有逻辑“高”电平的第一内部复位信号IRSTB〈1>。
[0078]第二锁存器单元132可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“高”电平的深度掉电信号DPD，以产生具有逻辑“低”电平的第二标志信号FLAG〈2>和具有逻辑“高”电平的第二内部复位信号IRSTB〈2>。
[0079]第三锁存器单元133可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“高”电平的深度掉电信号DPD，以产生具有逻辑“低”电平的第三标志信号FLAG〈3>和具有逻辑“高”电平的第三内部复位信号IRSTB〈3>。
[0080]第四锁存器单元134可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“高”电平的深度掉电信号DPD，以产生具有逻辑“低”电平的第四标志信号FLAG〈4>和具有逻辑“高”电平的第四内部复位信号IRSTB〈4>。
[0081]驱动信号发生器30可以接收具有逻辑“低”电平的第一标志信号至第四标志信号FLAG<1:4>,以产生具有逻辑“低”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>和具有逻辑“低”电平的第五驱动信号至第八驱动信号DRVEN〈5:8>。
[0082]内部电压驱动器41可以响应于具有逻辑“低”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>而关断第一驱动器至第四驱动器(未示出)，以不驱动第一内部电压信号VINTl0
[0083]内部电压泵浦单元42可以响应于具有逻辑“低”电平的第五驱动信号至第八驱动信号DRVEN〈5:8>而关断第一泵至第四泵，以不将第二内部电压信号VINT2泵浦。
[0084]随后，深度掉电模式可以在时间点“T13”终止，并且在下文中将描述用于深度掉电模式终止的操作。
[0085]第一锁存器单元131可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T12”产生的第一标志信号FLAG〈1>，因为第一选择信号SEL〈1>具有逻辑“高”电平。结果，第一锁存器单元131可以产生具有逻辑“低”电平的第一标志信号FLAG〈1>和具有逻辑“高”电平的第一内部复位信号IRSTB〈1>。
[0086]第二锁存器单元132可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T12”产生的第二标志信号FLAG〈2>，因为第二选择信号SEL〈2>具有逻辑“高”电平。结果，第二锁存器单元132可以产生具有逻辑“低”电平的第二标志信号FLAG〈2>和具有逻辑“高”电平的第二内部复位信号IRSTB〈2>。
[0087]第三锁存器单元133可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T12”产生的第三标志信号FLAG〈3>，因为第三选择信号SEL〈3>具有逻辑“高”电平。结果，第三锁存器单元133可以产生具有逻辑“低”电平的第三标志信号FLAG〈3>和具有逻辑“高”电平的第三内部复位信号IRSTB〈3>。
[0088]第四锁存器单元134可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T12”产生的第四标志信号FLAG〈4>，因为第四选择信号SEL〈4>具有逻辑“高”电平。结果，第四锁存器单元134可以产生具有逻辑“低”电平的第四标志信号FLAG〈4>和具有逻辑“高”电平的第四内部复位信号IRSTB〈4>。
[0089]驱动信号发生器30可以接收具有逻辑“低”电平的第一标志信号至第四标志信号FLAG<1:4>,以产生具有逻辑“低”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>和具有逻辑“低”电平的第五驱动信号至第八驱动信号DRVEN〈5:8>。
[0090]内部电压驱动器41可以响应于具有逻辑“低”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>而关断第一驱动器至第四驱动器，以不驱动第一内部电压信号VINT1。
[0091]内部电压泵浦单元42可以响应于具有逻辑“低”电平的第五驱动信号至第八驱动信号DRVEN〈5:8>而关断第一泵至第四泵，以不将第二内部电压信号VINT2泵浦。
[0092]接着，在深度掉电模式终止之后在时间点“T14”可以输入第一选择信号SEL〈1>的逻辑“低”电平脉冲，并且在下文中将描述利用第一选择信号SEL〈1>的脉冲的内部电压发生电路的操作。
[0093]第一锁存器单元131可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第一标志信号FLAG〈1>和具有逻辑“低”电平的第一内部复位信号IRSTB〈1>，因为第一选择信号SEL〈1>具有逻辑“低”电平。
[0094]第二锁存器单元132可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T13”产生的第二标志信号FLAG〈2>，因为第二选择信号SEL〈2>具有逻辑“高”电平。结果，第二锁存器单元132可以产生具有逻辑“低”电平的第二标志信号FLAG〈2>和具有逻辑“高”电平的第二内部复位信号IRSTB〈2>。
[0095]第三锁存器单元133可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T13”产生的第三标志信号FLAG〈3>，因为第三选择信号SEL〈3>具有逻辑“高”电平。结果，第三锁存器单元133可以产生具有逻辑“低”电平的第三标志信号FLAG〈3>和具有逻辑“高”电平的第三内部复位信号IRSTB〈3>。
[0096]第四锁存器单元134可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T13”产生的第四标志信号FLAG〈4>，因为第四选择信号SEL〈4>具有逻辑“高”电平。结果，第四锁存器单元134可以产生具有逻辑“低”电平的第四标志信号FLAG〈4>和具有逻辑“高”电平的第四内部复位信号IRSTB〈4>。
[0097]驱动信号发生器30可以缓冲具有逻辑“高”电平的第一标志信号FLAG〈1>，以产生具有逻辑“高”电平的第一驱动信号DRVEN〈1>和包括周期性产生的脉冲的第五驱动信号DRVEN〈5>。在这种情况下，第二驱动信号至第四驱动信号DRVEN〈2:4>可以被产生成具有逻辑“低”电平，并且第六驱动信号至第八驱动信号DRVEN〈6: 8>可以被产生成具有逻辑“低”电平。
[0098]内部电压驱动器41可以响应于具有逻辑“高”电平的第一驱动信号DRVEN〈1>而导通第一驱动器，以产生第一内部电压信号VINT1。
[0099]内部电压泵浦单元42可以响应于包括周期性产生的脉冲的第五驱动信号DRVEN<5>而导通第一泵，以泵浦第二内部电压信号VINT2。
[0100]接着，在深度掉电模式终止之后在时间点“T15”可以输入第二选择信号SEL〈2>的逻辑“低”电平脉冲，并且在下文中将描述利用第二选择信号SEL〈2>的脉冲的内部电压发生电路的操作。
[0101]第一锁存器单元131可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T14”产生的第一标志信号FLAG〈1>，因为第一选择信号SEL〈1>具有逻辑“高”电平。结果，第一锁存器单元131可以产生具有逻辑“高”电平的第一标志信号FLAG〈1>和具有逻辑“高”电平的第一内部复位信号IRSTB〈1>。
[0102]第二锁存器单元132可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第二标志信号FLAG〈2>和具有逻辑“低”电平的第二内部复位信号IRSTB〈2>，因为第二选择信号SEL〈2>具有逻辑“低”电平。
[0103]第三锁存器单元133可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T14”产生的第三标志信号FLAG〈3>，因为第三选择信号SEL〈3>具有逻辑“高”电平。结果，第三锁存器单元133可以产生具有逻辑“低”电平的第三标志信号FLAG〈3>和具有逻辑“高”电平的第三内部复位信号IRSTB〈3>。
[0104]第四锁存器单元134可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T14”产生的第四标志信号FLAG〈4>，因为第四选择信号SEL〈4>具有逻辑“高”电平。结果，第四锁存器单元134可以产生具有逻辑“低”电平的第四标志信号FLAG〈4>和具有逻辑“高”电平的第四内部复位信号IRSTB〈4>。
[0105]驱动信号发生器30可以缓冲具有逻辑“高”电平的第一标志信号和第二标志信号FLAG<1:2>,以产生具有逻辑“高”电平的第一驱动信号和第二驱动信号DRVEN〈1:2>以及包括周期性产生的脉冲的第五驱动信号和第六驱动信号DRVEN〈5:6>。在这种情况下，第三驱动信号和第四驱动信号DRVEN〈3:4>可以被产生成具有逻辑“低”电平，并且第七驱动信号和第八驱动信号DRVEN〈7:8>可以被产生成具有逻辑“低”电平。
[0106]内部电压驱动器41可以响应于具有逻辑“高”电平的第一驱动信号和第二驱动信号DRVEN〈1:2>而导通第一驱动器和第二驱动器，以产生第一内部电压信号VINT1。
[0107]内部电压泵浦单元42可以响应于包括周期性产生的脉冲的第五驱动信号和第六驱动信号DRVEN〈5:6>而导通第一泵和第二泵，以泵浦第二内部电压信号VINT2。
[0108]接着，在深度掉电模式终止之后在时间点“T16”可以输入第三选择信号SEL〈3>的逻辑“低”电平脉冲，并且在下文中将描述利用第三选择信号SEL〈3>的脉冲的内部电压发生电路的操作。
[0109]第一锁存器单元131可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T15”产生的第一标志信号FLAG〈1>，因为第一选择信号SEL〈1>具有逻辑“高”电平。结果，第一锁存器单元131可以产生具有逻辑“高”电平的第一标志信号FLAG〈1>和具有逻辑“高”电平的第一内部复位信号IRSTB〈1>。
[0110]第二锁存器单元132可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T15”产生的第二标志信号FLAG〈2>，因为第二选择信号SEL〈2>具有逻辑“高”电平。结果，第二锁存器单元132可以产生具有逻辑“高”电平的第二标志信号FLAG〈2>和具有逻辑“高”电平的第二内部复位信号IRSTB〈2>。
[0111]第三锁存器单元133可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第三标志信号FLAG〈3>和具有逻辑“低”电平的第三内部复位信号IRSTB〈3>，因为第三选择信号SEL〈3>具有逻辑“低”电平。
[0112]第四锁存器单元134可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T15”产生的第四标志信号FLAG〈4>，因为第四选择信号SEL〈4>具有逻辑“高”电平。结果，第四锁存器单元134可以产生具有逻辑“低”电平的第四标志信号FLAG〈4>和具有逻辑“高”电平的第四内部复位信号IRSTB〈4>。
[0113]驱动信号发生器30可以缓冲具有逻辑“高”电平的第一标志信号至第三标志信号FLAG<1:3>,以产生具有逻辑“高”电平的第一驱动信号至第三驱动信号DRVEN〈1:3>以及包括周期性产生的脉冲的第五驱动信号至第七驱动信号DRVEN〈5:7>。在这种情况下，第四驱动信号DRVEN〈4>可以被产生成具有逻辑“低”电平，并且第八驱动信号DRVEN〈8>可以被产生成具有逻辑“低”电平。
[0114]内部电压驱动器41可以响应于具有逻辑“高”电平的第一驱动信号至第三驱动信号DRVEN〈1:3>而导通第一驱动器至第三驱动器，以产生第一内部电压信号VINT1。
[0115]内部电压泵浦单元42可以响应于包括周期性产生的脉冲的第五驱动信号至第七驱动信号DRVEN〈5:7>而导通第一泵至第三泵，以泵浦第二内部电压信号VINT2。
[0116]接着，在深度掉电模式终止之后在时间点T17可以输入第四选择信号SEL〈4>的逻辑“低”电平脉冲，并且在下文中将描述利用第四选择信号SEL〈4>的脉冲的内部电压发生电路的操作。
[0117]第一锁存器单元131可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T16”产生的第一标志信号FLAG〈1>，因为第一选择信号SEL〈1>具有逻辑“高”电平。结果，第一锁存器单元131可以产生具有逻辑“高”电平的第一标志信号FLAG〈1>和具有逻辑“高”电平的第一内部复位信号IRSTB〈1>。
[0118]第二锁存器单元132可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T16”产生的第二标志信号FLAG〈2>，因为第二选择信号SEL〈2>具有逻辑“高”电平。结果，第二锁存器单元132可以产生具有逻辑“高”电平的第二标志信号FLAG〈2>和具有逻辑“高”电平的第二内部复位信号IRSTB〈2>。
[0119]第三锁存器单元133可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以锁存在时间点“T16”产生的第三标志信号FLAG〈3>，因为第三选择信号SEL〈3>具有逻辑“高”电平。结果，第三锁存器单元133可以产生具有逻辑“高”电平的第三标志信号FLAG〈3>和具有逻辑“高”电平的第三内部复位信号IRSTB〈3>。
[0120]第四锁存器单元134可以接收具有逻辑“低”电平的复位信号RESET和具有逻辑“低”电平的深度掉电信号DPD，以产生具有逻辑“高”电平的第四标志信号FLAG〈4>和具有逻辑“低”电平的第四内部复位信号IRSTB〈4>，因为第四选择信号SEL〈4>具有逻辑“低”电平。
[0121]驱动信号发生器30可以缓冲具有逻辑“高”电平的第一标志信号至第四标志信号FLAG<1:4>,以产生具有逻辑“高”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>以及包括周期性产生的脉冲的第五驱动信号至第八驱动信号DRVEN〈5:8>。
[0122]内部电压驱动器41可以响应于具有逻辑“高”电平的第一驱动信号至第四驱动信号DRVEN〈1:4>而导通第一驱动器至第四驱动器，以产生第一内部电压信号VINT1。
[0123]内部电压泵浦单元42可以响应于包括周期性产生的脉冲的第五驱动信号至第八驱动信号DRVEN〈5:8>而导通第一泵至第四泵，以泵浦第二内部电压信号VINT2。
[0124]根据实施例的内部电压发生电路可以在深度掉电模式终止后产生被顺序使能的标志信号，并且可以根据标志信号来顺序激活多个驱动器或多个泵。因而，可以减少内部电压发生电路的功耗。
[0125]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0126]技术方案1.一种内部电压发生电路，包括:
[0127]标志信号发生器,所述标志信号发生器适用于产生第一标志信号并且适用于产生第二标志信号，所述第一标志信号在从深度掉电模式终止的时刻起第一预定时间之后被使能，所述第二标志信号在从所述第一标志信号被使能的时刻起第二预定时间之后被使能；
[0128]驱动信号发生器，所述驱动信号发生器适用于接收所述第一标志信号和所述第二标志信号以产生第一驱动信号和第二驱动信号，并且适用于响应于所述第一标志信号和所述第二标志信号而接收预振荡信号以产生第三驱动信号和第四驱动信号；以及
[0129]内部电压发生器，所述内部电压发生器适用于响应于所述第一驱动信号和所述第二驱动信号而驱动第一内部电压信号，并且适用于响应于所述第三驱动信号和所述第四驱动信号而泵浦第二内部电压信号。
[0130]技术方案2.如技术方案I所述的电路，其中，在通过所述标志信号发生器接收的深度掉电信号被禁止时，所述深度掉电模式终止。
[0131]技术方案3.如技术方案I所述的电路,其中,所述第一标志信号和所述第二标志信号在所述深度掉电模式中被禁止。
[0132]技术方案4.如技术方案I所述的电路，其中，所述标志信号发生器包括:
[0133]内部振荡信号发生器，所述内部振荡信号发生器适用于接收深度掉电信号，以产生包括周期性产生的脉冲的内部振荡信号；
[0134]选择信号发生器，所述选择信号发生器适用于将计数信号作为第一选择信号输出，并且适用于在输出所述第一选择信号之后将所述计数信号作为第二选择信号输出，在输入到所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时产生所述计数信号；以及
[0135]锁存器单元，适用于锁存所述第一选择信号和所述第二选择信号，以在所述深度掉电模式终止之后产生所述第一标志信号和所述第二标志信号。
[0136]技术方案5.如技术方案I所述的电路，其中，在所述深度掉电模式终止之后，在输入至所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时，所述第一标志信号被使能。
[0137]技术方案6.如技术方案I所述的电路,其中,在所述第一标志信号被使能之后,在输入至所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时，所述第二标志信号被使能。
[0138]技术方案7.如技术方案4所述的电路，其中，所述内部振荡信号发生器包括:
[0139]使能信号发生器，所述使能信号发生器适用于接收所述深度掉电信号，以将电源电压信号作为使能信号输出；以及
[0140]振荡器，所述振荡器适用于响应于所述使能信号而产生包括周期性产生的脉冲的所述内部振荡信号。
[0141]技术方案8.如技术方案4所述的电路，其中，所述选择信号发生器包括:
[0142]计数器，所述计数器适用于响应于所述内部振荡信号的脉冲而执行计数操作以产生所述计数信号，并且适用于响应于第一内部复位信号的脉冲而执行所述计数操作以产生预译码信号；
[0143]译码器，所述译码器适用于译码所述预译码信号以产生第一译码信号和第二译码信号；以及
[0144]信号发送器，所述信号发送器适用于在产生所述第一译码信号时将所述计数信号作为所述第一选择信号输出，并且适用于在产生所述第二译码信号时将所述计数信号作为所述第二选择信号输出。
[0145]技术方案9.如技术方案8所述的电路，其中，所述信号发送器包括:
[0146]第一信号发送器，所述第一信号发送器适用于响应于所述第一译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第一选择信号；以及
[0147]第二信号发送器，所述第二信号发送器适用于响应于所述第二译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第二选择信号。
[0148]技术方案10.如技术方案8所述的电路，其中，所述锁存器单元包括:
[0149]第一锁存器单元，所述第一锁存器单元适用于锁存所述第一选择信号，以在所述深度掉电模式之后产生所述第一标志信号、并且产生包括在所述第一标志信号被使能时产生的脉冲的所述第一内部复位信号；以及
[0150]第二锁存器单元，适用于锁存所述第二选择信号，以在所述深度掉电模式之后产生所述第二标志信号、并且产生包括在所述第二标志信号被使能时产生的脉冲的所述第二内部复位信号。
[0151]技术方案11.如技术方案10所述的电路，
[0152]其中，所述计数器将在所述第一内部复位信号的脉冲被输入至所述计数器时被计数的所述预译码信号输出；以及
[0153]其中，所述计数器在所述第二内部复位信号的脉冲被输入至所述计数器时将所述预译码信号和所述计数信号初始化。
[0154]技术方案12.—种内部电压发生电路,包括:
[0155]内部振荡信号发生器，所述内部振荡信号发生器适用于接收用于执行深度掉电模式的深度掉电信号，以产生包括周期性产生的脉冲的内部振荡信号；
[0156]选择信号发生器，所述选择信号发生器适用于将计数信号作为第一选择信号输出，适用于在输出所述第一选择信号之后将所述计数信号作为第二选择信号输出，适用于在输出所述第二选择信号之后将所述计数信号作为第三选择信号输出，以及适用于在输出第三选择信号之后将所述计数信号作为第四选择信号输出，在输入至所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时产生所述计数信号；
[0157]锁存器单元，所述锁存器单元适用于锁存所述第一选择信号至所述第四选择信号，以在所述深度掉电模式终止之后产生第一标志信号至第四标志信号；以及
[0158]驱动信号发生器，所述驱动信号发生器适用于接收所述第一标志信号至所述第四标志信号以产生用于产生第一内部电压信号的第一驱动信号至第四驱动信号，并且适用于接收所述第一标志信号至所述第四标志信号以产生用于泵浦第二内部电压信号的第五驱动信号至第八驱动信号。
[0159]技术方案13.如技术方案12所述的电路，其中，所述内部振荡信号发生器包括:
[0160]使能信号发生器，所述使能信号发生器适用于接收所述深度掉电信号，以将电源电压信号作为使能信号输出；以及
[0161]振荡器，所述振荡器适用于响应于所述使能信号而产生包括周期性产生的脉冲的所述内部振荡信号。
[0162]技术方案14.如技术方案12所述的电路，其中，所述选择信号发生器包括:
[0163]计数器，所述计数器适用于产生在所述第一预计数信号和所述第二预计数信号具有预定的逻辑组合时被使能的所述计数信号，并且适用于响应于控制信号而执行计数操作以产生第一预译码信号和第二预译码信号，在响应于所述内部振荡信号的脉冲而执行计数操作时产生所述第一预译码信号和所述第二预译码信号；
[0164]译码器，所述译码器适用于译码所述第一预译码信号和所述第二预译码信号，以产生第一译码信号至第四译码信号；以及
[0165]信号发送器，所述信号发送器适用于在产生所述第一译码信号时将所述计数信号作为所述第一选择信号输出，适用于在产生所述第二译码信号时将所述计数信号作为所述第二选择信号输出，适用于在产生所述第三译码信号时将所述计数信号作为所述第三选择信号输出，以及适用于在产生所述第四译码信号时将所述计数信号作为所述第四选择信号输出。
[0166]技术方案15.如技术方案14所述的电路，其中，所述计数器包括:
[0167]第一计数器，所述第一计数器适用于响应于初始化信号而初始化所述第一预计数信号和所述第二预计数信号，并且适用于响应于所述内部振荡信号的脉冲而输出被计数的所述第一预计数信号和所述第二预计数信号；
[0168]逻辑单元，所述逻辑单元适用于产生在所述第一预计数信号和所述第二预计数信号具有预定的电平组合时被使能的所述计数信号；以及
[0169]第二计数器，所述第二计数器适用于响应于初始化信号而初始化所述第一预计数信号和所述第二预计数信号，并且适用于响应于所述控制信号的脉冲而输出被计数的所述第一预译码信号和所述第二预译码信号。
[0170]技术方案16.如技术方案15所述的电路，其中，所述锁存器单元包括:
[0171]第一锁存器单元，所述第一锁存器单元适用于锁存所述第一选择信号，以在所述深度掉电模式之后产生所述第一标志信号，并且产生包括在所述第一标志信号被使能时产生的脉冲的第一内部复位信号；
[0172]第二锁存器单元，所述第二锁存器单元适用于锁存所述第二选择信号，以在所述深度掉电模式之后产生所述第二标志信号，并且产生包括在所述第二标志信号被使能时产生的脉冲的第二内部复位信号；
[0173]第三锁存器单元，所述第三锁存器单元适用于锁存所述第三选择信号，以在所述深度掉电模式之后产生所述第三标志信号，并且产生包括在所述第三标志信号被使能时产生的脉冲的第三内部复位信号；以及
[0174]第四锁存器单元，所述第四锁存器单元适用于锁存所述第四选择信号，以在所述深度掉电模式之后产生所述第四标志信号，并且产生包括在所述第四标志信号被使能时产生的脉冲的第四内部复位信号。
[0175]技术方案17.如技术方案16所述的电路，其中，所述计数器还包括:
[0176]控制信号发生器，所述控制信号发生器适用于产生所述控制信号，所述控制信号包括在输入所述第一内部复位信号至第三内部复位信号中的至少一个的脉冲时产生的脉冲；以及
[0177]初始化信号发生器，所述初始化信号发生器适用于产生所述初始化信号，所述初始化信号在初始化模式中输入复位信号或第四内部复位信号的脉冲时被使能；
[0178]其中，所述复位信号在初始化模式中被使能。
[0179]技术方案18.如技术方案14所述的电路，所述信号发送器包括:
[0180]第一信号发送器，所述第一信号发送器适用于响应于所述第一译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第一选择信号；以及
[0181]第二信号发送器，所述第二信号发送器适用于响应于所述第二译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第二选择信号；
[0182]第三信号发送器，所述第三信号发送器适用于响应于所述第三译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第三选择信号；以及
[0183]第四信号发送器，所述第四信号发送器适用于响应于所述第四译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第四选择信号。
[0184]技术方案19.一种内部电压发生电路,包括:
[0185]标志信号发生器,所述标志信号发生器适用于产生第一标志信号，并且适用于产生第二标志信号，所述第一标志信号在从深度掉电模式终止的时刻起第一预定时间之后被使能，所述第二标志信号在从所述第一标志信号被使能的时刻起第二预定时间之后被使倉泛;
[0186]驱动信号发生器，所述驱动信号发生器适用于接收所述第一标志信号和所述第二标志信号以产生第一驱动信号和第二驱动信号，并且适用于响应于所述第一标志信号和所述第二标志信号而接收预振荡信号以产生第三驱动信号和第四驱动信号；以及
[0187]内部电压发生器，所述内部电压发生器适用于响应于所述第一驱动信号和所述第二驱动信号而顺序激活多个驱动器，并且适用于响应于所述第三驱动信号和所述第四驱动信号而顺序激活多个泵。
[0188]技术方案20.—种内部电压发生电路,包括:
[0189]标志信号发生器，所述标志信号发生器适用于在深度掉电模式终止之后顺序产生并且使能标志信号；
[0190]驱动信号发生器，所述驱动信号发生器适用于接收所述标志信号，并且基于多个接收的所述标志信号来产生驱动信号，以及适用于响应于所述多个接收的所述标志信号而接收预振荡信号以产生额外的驱动信号；以及
[0191]内部电压发生器，所述内部电压发生器适用于响应于所述多个接收的所述标志信号而激活多个驱动器，并且适用于响应于多个接收的额外的驱动信号而激活多个泵。
【权利要求】
1.一种内部电压发生电路，包括: 标志信号发生器，所述标志信号发生器适用于产生第一标志信号并且适用于产生第二标志信号，所述第一标志信号在从深度掉电模式终止的时刻起第一预定时间之后被使能，所述第二标志信号在从所述第一标志信号被使能的时刻起第二预定时间之后被使能； 驱动信号发生器，所述驱动信号发生器适用于接收所述第一标志信号和所述第二标志信号以产生第一驱动信号和第二驱动信号，并且适用于响应于所述第一标志信号和所述第二标志信号而接收预振荡信号以产生第三驱动信号和第四驱动信号；以及 内部电压发生器，所述内部电压发生器适用于响应于所述第一驱动信号和所述第二驱动信号而驱动第一内部电压信号，并且适用于响应于所述第三驱动信号和所述第四驱动信号而泵浦第二内部电压信号。
2.如权利要求1所述的电路，其中，在通过所述标志信号发生器接收的深度掉电信号被禁止时，所述深度掉电模式终止。
3.如权利要求1所述的电路，其中，所述第一标志信号和所述第二标志信号在所述深度掉电模式中被禁止。
4.如权利要求1所述的电路，其中，所述标志信号发生器包括: 内部振荡信号发生器，所述内部振荡信号发生器适用于接收深度掉电信号，以产生包括周期性产生的脉冲的内部振荡信号； 选择信号发生器，所述选择信号发生器适用于将计数信号作为第一选择信号输出，并且适用于在输出所述第一选择信号之后将所述计数信号作为第二选择信号输出，在输入到所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时产生所述计数信号；以及 锁存器单元，适用于锁存所述第一选择信号和所述第二选择信号，以在所述深度掉电模式终止之后产生所述第一标志信号和所述第二标志信号。
5.如权利要求1所述的电路，其中，在所述深度掉电模式终止之后，在输入至所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时，所述第一标志信号被使能。
6.如权利要求1所述的电路，其中，在所述第一标志信号被使能之后，在输入至所述选择信号发生器的所述内部振荡信号的脉冲数目等于预定数目时，所述第二标志信号被使倉泛。
7.如权利要求4所述的电路，其中，所述内部振荡信号发生器包括: 使能信号发生器，所述使能信号发生器适用于接收所述深度掉电信号，以将电源电压信号作为使能信号输出；以及 振荡器，所述振荡器适用于响应于所述使能信号而产生包括周期性产生的脉冲的所述内部振荡信号。
8.如权利要求4所述的电路，其中，所述选择信号发生器包括: 计数器，所述计数器适用于响应于所述内部振荡信号的脉冲而执行计数操作以产生所述计数信号，并且适用于响应于第一内部复位信号的脉冲而执行所述计数操作以产生预译码信号； 译码器，所述译码器适用于译码所述预译码信号以产生第一译码信号和第二译码信号；以及 信号发送器，所述信号发送器适用于在产生所述第一译码信号时将所述计数信号作为所述第一选择信号输出，并且适用于在产生所述第二译码信号时将所述计数信号作为所述第二选择信号输出。
9.如权利要求8所述的电路，其中，所述信号发送器包括: 第一信号发送器，所述第一信号发送器适用于响应于所述第一译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第一选择信号；以及 第二信号发送器，所述第二信号发送器适用于响应于所述第二译码信号而反相缓冲所述计数信号，以在所述深度掉电模式终止之后产生所述第二选择信号。
10.如权利要求8所述的电路，其中，所述锁存器单元包括: 第一锁存器单元，所述第一锁存器单元适用于锁存所述第一选择信号，以在所述深度掉电模式之后产生所述第一标志信号、并且产生包括在所述第一标志信号被使能时产生的脉冲的所述第一内部复位信号；以及 第二锁存器单元，适用于锁存所述第二选择信号，以在所述深度掉电模式之后产生所述第二标志信号、并且产生包括在所述第二标志信号被使能时产生的脉冲的所述第二内部复位信号。
【文档编号】G11C11/4074GK104376869SQ201310744704
【公开日】2015年2月25日 申请日期:2013年12月30日 优先权日:2013年8月16日
【发明者】崔珉硕 申请人:爱思开海力士有限公司