专利名称：具有lvds接口的数据随机存储器的制作方法
技术领域：
本实用新型属于半导体器件技术领域，涉及一种存储器结构，尤其涉及具有LVDS接口的数据随机存储器。
背景技术：
存储器能够存储大量的数字信息，对所有的数字系统来说是必不可少的。存储器已成为众多超大规模集成电路中广泛使用的子系统。对于低压差分信号传输(LVDS)接口高速大容量存储器芯片，目前国内外尚无类似产品，市场上普通接口的存储器在数据交换和存储上是个瓶颈，市场上DDR2之类存储器件，存储效率非常低，对于流水的数据不合适。QDR虽然速度很快，但接口协议复杂且存储深度一般不高。
实用新型内容针对市场仅有DDR接口、QDR接口的数据随机存储器，存在存储效率低、存储深度浅的技术难题，本实用新型提供一种具有LVDS接口的数据随机存储器，其具体结构为:具有LVDS接口的数据随机存储器，由第一存储单元1、第二存储单元2、第一寄存单元3、第二寄存单元4、LVDS接口单元5、地址编码单元6、输入控制单元7和输出选择单元8组成；其中，LVDS接口单元5的信号输出端分别与第一存储单元1、第二存储单元2、地址编码单元6、输入控制单元7和输出选择单元8的信号输入端连接，地址编码单元6的信号输出端与第一存储单元I的信号输入端连接，第一存储单元I的信号输出端经第一寄存单元3与输出选择单元8的信号输入端相连接；输入控制单元7的信号输出端与第二存储单元2的信号输入端连接，第二存储单元2的信号输出端经第二寄存单元4与输出选择单元8的信号输入端相连接。本实用新型的有益效果是:1、本实用新型极大提高数据存储和数据交换时的速度和容量；2、本实用新型与FPGA等处理平台联合使用，作为处理器的“内存”使用，可进一步提高数据存储和数据交换的速度和容量；3、本实用新型应用在电子对抗领域中时，可实现对AD后超宽带I/Q数据存储，进而实现对信号原始样本的精细分析，实现目标识别等功能；4、本实用新型可配套具有LVDS接口的AD转换芯片一同使用，降低具有LVDS接口的AD转换芯片的设计难度，并可直接、简洁地实现高速大容量的数据存储。
图1是本实用新型的电路结构框图。图2是图1中各功能单元接口的连接关系示意图。图中序号为:第一存储单元1、第二存储单元2、第一寄存单元3、第二寄存单元4、LVDS接口单元5、地址编码单元6、输入控制单元7和输出选择单元8。[0013]具体实施方式
现结合附图详细说明本实用新型的结构。参见图1，设有LVDS接口的数据随机存储器，由第一存储单元1、第二存储单元2、第一寄存单元3、第二寄存单元4、LVDS接口单元5、地址编码单元6、输入控制单元7和输出选择单元8组成；其中，LVDS接口单元5的信号输出端分别与第一存储单元1、第二存储单元2、地址编码单元6、输入控制单元7和输出选择单元8的信号输入端连接，地址编码单元6的信号输出端与第一存储单元I的信号输入端连接，第一存储单元I的信号输出端经第一寄存单元3与输出选择单元8的信号输入端相连接；输入控制单元7的信号输出端与第二存储单元2的信号输入端连接，第二存储单元2的信号输出端经第二寄存单元4与输出选择单元8的信号输入端相连接。参见图2,在第一存储模单兀I上设有一号地址口 A_l、一号片选开关口 Ce_l、一号第一片选口 Ce0_l、一号第二片选口 Cel_l、一号第三片选口 Ce2_l、一号时钟口 Clk_l、一号读写波口 Wen_l、一号数据输入口 D_1和一号数据输出口 Q_1 ；在第二存储单元2上设有二号地址口 A_2、二号片选开关口 Ce_2、二号第一片选口 Ce0_2、二号第二片选口 Cel_2、二号第三片选口 Ce2_2、二号时钟口 Clk_2、二号读写波口Wen_2、二号数据输入口 D_2和二号数据输出口 Q_2 ；在LVDS接口单元5上设有接口单元地址口 Addr、接口单元片选口 CeO、接口单元片选口 Cel、接口单元片选口 Ce2、接口单元读写波口 Wen、接口单元数据口 Din、接口单元时钟口 Clk和接口单元模式选择口 Mode ；上述接口的连接关系具体为:接口单元地址口 Addr分别与地址编码单元6和输出选择单元8相连接；地址编码单元6分别与一号地址口 A_l、一号片选开关口 Ce_l、二号地址口 A_2和二号片选开关口 Ce_2相连接；接口单元片选口 CeO分别与一号第一片选口Ce0_l和二号第一片选口 Ce0_2相连接；接口单元片选口 Cel分别与一号第二片选口 Cel_l和二号第二片选口 Cel_2相连接；接口单元片选口 Ce2分别与一号第三片选口 Ce2_l和二号第三片选口 Ce2_2相连接；接口单元时钟口 Clk分别与一号时钟口 Clk_l、第一寄存器3、第二寄存器4、输入控制单元7、和输出选择单元8相连接；接口单元读写波口 Wen分别与一号读写波口 Wen_l和二号读写波口 Wen_2相连接；接口单元数据口 Din分别与一号数据输入口 D_1和二号数据输入口 D_2相连接；接口单元模式选择口 Mode分别与输入控制单元7和输出选择单元8相连接。使用时，由输入控制单元7控制第一存储单元I和第二存储单元2对数据采用单沿采样还是双沿采样。在单沿采样模式下，数据在时钟的上升沿被写进第一存储单元I和第二存储单元2，并以相同的方式在输出选择单元8的控制下读出；在双沿采样模式下，数据在时钟的上升沿和下降沿被同时写进存储模块，即在时钟的上升沿写进第一存储单元1，在时钟的下降沿写进第二存储单元2，并以相同的方式在输出选择单元8的控制下读出，有效地提高了存储模块的数据吞吐能力。
权利要求1.具有LVDS接口的数据随机存储器，其特征在于，由第一存储单元(I)、第二存储单元(2)、第一寄存单元(3)、第二寄存单元(4)、LVDS接口单元(5)、地址编码单元(6)、输入控制单元(7 )和输出选择单元(8 )组成；其中，LVDS接口单元(5 )的信号输出端分别与第一存储单元(I)、第二存储单元(2)、地址编码单元(6)、输入控制单元(7)和输出选择单元(8)的信号输入端连接，地址编码单元(6)的信号输出端与第一存储单元(I)的信号输入端连接，第一存储单元(I)的信号输出端经第一寄存单元(3)与输出选择单元(8)的信号输入端相连接；输入控制单元(7)的信号输出端与第二存储单元(2)的信号输入端连接，第二存储单元(2)的信号输出端经第二寄存单元(4)与输出选择单元(8)的信号输入端相连接。
专利摘要针对DDR接口或QDR接口的数据随机存储器所存在的存储效率低、存储深度浅的技术难题，本实用新型提供一种具有LVDS接口的数据随机存储器，由第一存储单元、第二存储单元、第一寄存单元、第二寄存单元、数据接口单元、地址编码单元、输入控制单元和输出选择单元组成，在输入控制单元的控制下，对数据进行单沿或双沿采样。本实用新型的有益效果是由于采用了高速差分数据传输，具有数据读取速度快、抗干扰能力强的特点。
文档编号G11C7/10GK203055458SQ20132003900
公开日2013年7月10日 申请日期2013年1月25日 优先权日2013年1月25日
发明者宋何娟, 洪一, 张 杰, 赵斌, 陆俊峰 申请人:中国电子科技集团公司第三十八研究所