用于组合错误译码与调制方案的设备及方法

用于组合错误译码与调制方案的设备及方法
【专利摘要】本文中描述用于组合错误译码与调制方案的方法及设备。一或多种方法包含：使用线性错误校正码来编码数据；调制所述经编码数据；将所述经调制数据写入到存储器；以及使用维特比算法及线性错误校正码解码器来解码所述经写入数据。
【专利说明】用于组合错误译码与调制方案的设备及方法

【技术领域】
[0001]本发明一般来说涉及半导体存储器设备及方法，且更明确地说，涉及用于组合错误译码与调制方案的设备及方法。

【背景技术】
[0002]通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式存储器(例如，RRAM)及快闪存储器，以及其它存储器。
[0003]存储器装置针对宽范围的电子应用用作易失性及非易失性数据存储装置。快闪存储器(其仅是一种类型的存储器)通常包括允许高存储器密度、高可靠性及低功率消耗的若干个存储器单元阵列。非易失性存储器可用于(举例来说)个人计算机、便携式存储器棒、固态驱动器(SSD)、数码相机、蜂窝式电话、例如MP3播放器的便携式音乐播放器、电影播放器及其它电子装置中。

【专利附图】

【附图说明】
[0004]图1是根据本发明的若干个实施例的呈包含至少一个存储器系统的计算系统的形式的设备的框图。
[0005]图2是根据本发明的若干个实施例的图解说明组合信号集扩展与低密度奇偶校验(LDPC)码的功能框图。
[0006]图3图解说明根据本发明的若干个实施例产生的网格。

【具体实施方式】
[0007]提供用于组合错误译码与调制方案的设备及方法。一种实例方法可包含:使用线性错误校正码来编码数据；调制所述经编码数据；将所述经调制数据写入到存储器；及使用维特比算法及线性错误校正码解码器来解码所述经写入数据。
[0008]可使用例如博斯一查德胡里一霍昆格姆(BCH)码的代数错误校正码来校正快闪数据中的固定数目个错误。低密度奇偶校验(LDPC)码可胜过此些BCH码。举例来说，可借助软数据(例如，可靠性信息)来解码LDPC码。
[0009]当存储密度增加时，与读取操作相关联的信噪比(SNR)可降低，此可导致需要较强错误校正码以(举例来说)防止读取错误。用以增加SNR的一种方法包含(举例来说)经由网格译码调制(TCM)进行信号集的扩展。举例来说，所述信号集的扩展可包含将二进制数据转换为多级数据。
[0010]本发明的实施例可通过组合LDPC与TCM而提供增加的SNR。实施例还可连同由维特比组件产生的软数据一起有效地使用由解码器产生的软数据来增加SNR增益。
[0011]在本发明的以下详细说明中，参考形成本发明的一部分的附图，且图式中以图解方式展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的所述实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。如本文中所使用，标号“N”指示，如此标示的特定特征中的一或多者可与本发明的一或多个实施例包含在一起。
[0012]本文中的图遵循其中第一个数字或前几个数字对应于图式的图号且其余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。如将了解，可添加、更换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，图中所提供的元件的比例及相对标度打算图解说明本发明的各种实施例且并不以限制意义而使用。
[0013]图1是根据本发明的若干个实施例的呈包含至少一个存储器系统104的计算系统100的形式的设备的框图。如本文中所使用，还可将存储器系统104、控制器108或存储器装置110单独地视为“设备”。存储器系统104可为(举例来说)固态驱动器(SSD)且可包含主机(例如，物理)接口 106、控制器108(例如，处理器及/或其它控制电路)及提供用于存储器系统104的存储卷的若干个存储器装置110-1、…、110-N(例如，例如NAND快闪装置等固态存储器装置)。在另一实施例中，存储器系统104可简单地为单个存储器装置。
[0014]如图1中所图解说明，控制器108可经由多个通道耦合到主机接口 106及存储器装置110-1、...、110-N，且可用于在存储器系统104与主机102之间传送数据。接口 106可呈标准化接口的形式。举例来说，当存储器系统104用于计算系统100中的数据存储时，接口 106可为串行高级技术附件(SATA)、外围组件互连高速(PCIe)或通用串行总线(USB)及其它连接器及接口。然而，一般来说，接口 106可提供用于在存储器系统104与具有用于接口 106的兼容接收器的主机102之间传递控制、地址、数据及其它信号的接口。
[0015]主机102可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储器读卡器以及各种其它类型的主机。主机102可包含系统主板及/或底板且可包含若干个存储器存取装置(例如，若干个处理器)。主机102还可为存储器控制器，例如其中存储器系统104是存储器装置(例如，具有裸片上控制器)。
[0016]控制器108可与所述若干个存储器装置110-1、…、I1-N (在一些实施例中，其可为单个裸片上的若干个存储器阵列)通信以控制数据读取、写入及擦除操作以及其它操作。在一些实施例中，控制器108可与所述若干个存储器装置110中的任一者或全部处于同一裸片或不同裸片上。
[0017]虽然未具体图解说明，但在一些实施例中，针对将控制器108耦合到存储器装置
110-1.....110-N的每一通道，控制器108可包含离散存储器通道控制器。控制器108可包含(举例来说)呈硬件及/或固件(例如，一或多个集成电路)及/或软件的形式的若干个组件以用于控制对所述若干个存储器装置110-1.....1lO-N的存取及/或用于促进主机102与存储器装置110-1、...、110-N之间的数据传送。
[0018]如图1中所图解说明，控制器108可包含错误译码组件107(例如，例如错误校正码(ECC)引擎等编码器)及调制组件109 (例如，供在TCM中使用)。错误译码组件107及调制组件109中的每一者可为例如专用集成电路(ASIC)等离散组件，或所述组件可反映通过控制器108内的未必具有与控制器108的其它部分分离的离散物理形式的电路提供的功能性。虽然在图1中图解说明为控制器108内的组件，但错误译码组件107及调制组件109中的每一者可在控制器108外部或具有位于控制器108内的若干个组件及位于控制器108外部的若干个组件。
[0019]错误译码组件107可经配置以编码从主机102接收且待存储于(例如，写入到)
例如存储器装置110-1.....11-N等存储器上的数据(例如，用户数据)。举例来说，可使用例如LDPC码等线性错误校正码来编码用户数据，如本文中更详细地描述。
[0020]经编码数据可具有对应于其的码率。码率可是指非冗余的经编码数据的比例。在本发明的若干个实施例中，可将二进制编码数据转换为多级信号(例如，三级信号)。举例来说，可使用从二到三的信号集扩展，此可在无码率损失的情况下增加三级域中的最靠近信号序列对之间的欧几里德距离。
[0021]在若干个实施例中，控制器108可经配置以:使用线性错误校正码编码器来编码二进制数据；使用调制方案来将二进制数据转换为多级数据；将多级数据写入到存储器；从存储器读取数据；及使用维特比算法来解码所读取数据；以及经由线性错误校正码解码器来解码通过维特比算法产生的硬数据及软数据。可使用LDPC码来编码二进制数据，且用于转换二进制数据的调制方案可包含TCM。维特比算法可包含软输出维特比算法(SOVA)，且线性错误校正码解码器可包含LDPC解码器。在若干个实施例中，控制器108可经配置以在SOVA与LDPC解码器之间迭代地互换软数据。SOVA不同于典型维特比算法之处可在于:其使用考虑输入符号的前概率的经修改路径度量，且产生指示决策的可靠性的软输出。本文中较详细地描述与控制器108相关联的额外功能性。
[0022]所述若干个存储器装置110-1.....11-N可包含若干个存储器单元(例如，非易失性存储器单元)阵列。举例来说，所述阵列可为具有NAND架构的快闪阵列。然而，实施例并不限于特定类型的存储器阵列或阵列架构。举例来说，可将存储器单元分组成包含若干个物理页的若干个块。若干个块可包含于存储器单元平面中且阵列可包含若干个平面。作为一个实例，存储器装置可经配置以存储每页8KB(千字节)的用户数据，每块128页的用户数据，每平面2048个块及每装置16个平面。
[0023]举例来说，在操作中，数据可作为数据页写入到存储器(例如，系统104的存储器装置110-1、…、110-N)及/或从所述存储器进行读取。因此，数据页可称为存储器系统的数据传送大小。可以称为扇区(例如，主机扇区)的数据段形式将数据传送到主机(例如，主机102)/从主机(例如，主机102)传送数据。因此，数据扇区可称为主机的数据传送大小。
[0024]虽然数据页可包含若干个用户数据字节(例如，数据有效负载包含若干个数据扇区)以及对应于其的元数据，但数据页的大小通常可仅是指用户数据的字节数目。作为实例，具有4KB的页大小的数据页可包含4KB的用户数据(例如，采用512B的扇区大小的8个扇区)以及若干个字节(例如，32B、54B、224B等)的对应于用户数据的元数据。元数据还可包含完整性数据，例如错误数据(例如，错误检测及/或校正码数据)及/或地址数据(例如，逻辑地址数据)，以及对应于用户数据的其它元数据。
[0025]图2是根据本发明的若干个实施例的与组合信号集扩展(例如，TCM)与LDPC码相关联的功能框图220。与代数错误校正码(例如，BCH码)相比，LDPC码可提供增加的错误校正能力且(举例来说)还可连同软数据一起进行解码。
[0026]在若干个实施例中，与使用仅LDPC或仅信号集扩展而实现的SNR相比，组合LDPC码与信号集扩展可产生SNR增益。举例来说，单电平单元上的未经历信号集扩展的处于给定速率的二进制LDPC码可使SNR增加约7倍，其中具有给定码率损失。类似地，已经历信号集扩展的处于相同或类似给定速率的非LDPC码可使SNR增加9倍，其中具有相同或类似给定码率损失。然而，在若干个实施例中，已经历信号集扩展(例如，从二级到三级)的处于相同或类似给定速率的二进制LDPC码可使SNR增加约18倍，其中具有相同或类似给定码率损失。
[0027]图2图解说明由线性错误校正码编码器214(例如，LDPC编码器)接收的主机数据212-1 (例如，二进制主机数据)Hk。主机数据212-1经由LDPC编码器214而编码且经编码数据Uk 216-1被提供到预译码器218。预译码器218对经编码数据216-1执行预译码操作。
[0028]作为实例，所述预译码操作可为将二进制编码数据(例如，Uk 216-1)转换为经预译码数据222 (例如，Vk)的(l/(lX0r D)运算。由预译码器218输出的经预译码数据Vk由运算器224接收。运算器224可经由(1+D)运算将二进制经预译码数据Vk转换为多级数据226(例如，Xk)。因此，信号集从二进制域(例如，二级)扩展到多级域(例如，三级)。作为实例，可将Xk数据226 (其可为Uk数据216-1的三级等效形式)写入到存储器(例如，快闪存储器210)。
[0029]在实例操作中，D可对应于一个单位的延迟。举例来说，在操作中，yn =xn+x(n-l),当前样本xn被添加到先前样本x(n-l)。此可由表达式(1+D)表示:所述“I”代表当下瞬时的样本Om)，且D代表一个单位的延迟(例如，x(n-l))。
[0030]在图2中所图解说明的实例中，与TCM相关联地利用(l/(lxor D))预译码操作与(1+D)运算的组合，此导致信号集扩展(例如，将二进制数据转换为多级数据)。举例来说，信号集扩展可增加三级域中的最靠近信号序列对之间的欧几里德距离。在若干个实施例中，可在不具有与LDPC相关联的码率损失的情况下实现信号集扩展。在信号集扩展(例如，TCM)期间，可产生可包含若干个状态的多级网格(例如，双态三级网格)，关于图3进一步详细论述其实例。
[0031]与多级数据Xk相关联的信号噪声nk(例如，Xk+nk)可从存储器210读取且经由维特比组件234而解码。在若干个实施例中，且如图2中所图解说明，维特比组件234可为能够产生对应于所读取数据232的软数据(例如，对数似然比(LLR))的SOVA (例如，双态S0VA)。由维特比组件234产生的软数据可包括LDPC码位连同对应于那些LDPC码位的可靠性度量。可使用LLR来比较两个模型(例如，码序列中的“O”与“I”)的拟合。举例来说，如果位为“O”的概率是0.7且位为“I”的概率是0.3，那么LLR等于log (0.7/0.3)。
[0032]经解码硬及软数据Uk从维特比组件234输出且可使用LDPC解码器236进行进一步解码。所得经解码主机数据Hk 212-2可提供到请求实体(例如，例如图1中所展示的主机102等主机)。在若干个实施例中，举例来说，与先前LDCP方法相比，经解码主机数据212-2包含增加的SNR增益。
[0033]在若干个实施例中，可引入维特比组件234与LDPC解码器236之间的迭代软数据互换以进一步细化与Uk 216-2相关联的软数据。举例来说，LDPC解码器236还可产生软数据(例如，LLR)。举例来说，LDPC解码器236可输出具有主机数据Hk 212-2的软数据，且可将此软数据发送到维特比组件234供用于进一步解码且然后往回发送到LDPC解码器236(例如，在迭代过程中)。在若干个实施例中，举例来说，此迭代过程可持续直到与数据216-2相关联的噪声减小到所要阈值电平为止。
[0034]图3图解说明可根据本发明的若干个实施例中的一者产生的网格330。作为实例，网格330可经由由例如图2中所展示的组件218及224等组件执行的操作而产生。网格330是可用于TCM调制方案(还称为网格调制)中的双态维特比网格(例如，状态I及状态O)。与其它调制方案相比，TCM可导致增加的传输效率。
[0035]在图3中所图解说明的实例中，可使用LDPC编码器314来编码数据(例如，主机数据212-1)。经编码数据可经历TCM使得信号集得以扩展(例如，从二进制域扩展到三级域)。举例来说，如连同图2所描述，可对从314输出的数据执行(I/ (lxor D))运算与(1+D)运算的组合，此可导致信号扩展及例如网格330等网格的产生。因此，双态网格330中的两个最靠近三级信号序列之间的平方欧几里德距离可为未经译码三级信号序列之间的平方欧几里德距离的两倍。在若干个实施例中，网格330的级可包含约-4伏特到3伏特的电压值。
[0036]网格330包含两个状态，包含“状态O”(例如，状态338-1、338_2及338-3)及“状态I”(例如，状态342-1、342-2及342-3)。如图3中所图解说明，状态之间的每一线表示序列路径，且每一路径标记有位(例如，LDPC编码器输出位)及对应三级信号。举例来说，路径344-1及344-2指示具有对应三级信号“O”的位“O”。类似地，举例来说，路径348-1
及348-2指示位“O”及对应三级信号“2”，而路径346-1.....346-4指示具有对应三级信号“I”的位“I”。
[0037]由状态序列0-0-0形成的路径边缘上的三级标记序列可由O - 0(例如，路径344-1及344-2)给出，而由状态序列0-1-0形成的路径边缘上的三级标记序列可由1-1 (例如，路径346-1及346-2)给出。在此实例中，两个路径之间的平方欧几里德距离等于2。举例来说，(1-0)2+(1-0)2 = 2。其它路径对在其之间将始终具有较大距离。
[0038]网格330可包含网格中的与网格中的至少一个其它级具有特定关系的级。举例来说，图2的二进制用户数据Uk 216可基于经由图2的预译码器218执行的(I/(lxor D))运算及由图2的运算器224执行的(1+D)运算而与三级数据Xk 226相关。与对应于彼此独立的级的未扩展信号集(例如，二级、三级或四级数据)相比，经由此些运算实现的关系可导致对噪声的稳健性(例如，SNR增益)。
[0039]在图3 中，路径 344-1、344-2、346-1、346-2、346-3、346-4、348-1 及 348-2 的值表示Uk/Xk，其中Uk是例如图2中所展示的216-1等二进制数据且Xk是例如图2中所展示的数据226等经调制数据(例如，三级数据)。举例来说，如本文中将进一步论述，路径348-1具有Uk值0、Xk值2且标记为0/2。这些路径可对应于由级序列采取的可能路径，且与不具有路径信息的组件相比，此路径信息可由维特比组件(例如，图2中所展示的组件234)利用以识别由多级数据在其通过网格330时使用的路径，从而导致维特比组件的经增加性能。
[0040]作为实例，考虑由例如图2中所展示的预译码器218等预译码器接收的二进制用户数据Uk= {100101011...}。通过对Uk执行特定运算(例如，I/(lxor D)运算)，可确定经预译码数据Vko举例来说，Vk = xor (Uk, Vk-1)导致Vk-UllOOllOl...}。
[0041]对Vk利用(1+D)运算器可导致3级数据Xk的产生。举例来说，Xk-Vk+Vk_i，使得Xk={122101211...}。因此，在网格330的级0、1与2之间(尤其在Uk与Xk之间)存在关系，其中如果Uk = 1，那么Xk = I。与具有彼此独立的级的存储器单元相比，此关系导致增加的SNR增益。
[0042]在上述实例中，如果I的偶数在Uk序列中于序列中的特定点处经过，那么为O的Uk值产生Xk = 0，如在路径344-1及344-2中。此可称为状态O (例如，状态338_1、338_2及338-3)。如果I的奇数在Uk序列中于序列中的特定点处经过，那么为O的Uk值产生Xk =2，如在路径348-1及348-2中。此可称为状态I (例如，状态342-1、342-2及342-3)。
[0043]从TCM输出的数据(例如，多级数据)可写入到存储器(例如，快闪存储器)310且发送到SOVA以供解码，如在图2的232处所图解说明。在若干个实施例中，SNR增益可通过对网格(例如，网格330)使用维特比算法来依据从存储器(例如，存储器310)读取的软数据恢复二进制LDPC码而实现。所述软数据可包含对关于图3所论述的三级信号(例如，Xk)的近似值。
[0044]虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖对本发明的各种实施例的更改或变化。应理解，上述说明是以说明性方式而非限制性方式做出。在审阅上述说明后，所属领域的技术人员即刻将明了上述实施例的组合及本文中未具体描述的其它实施例。本发明的各种实施例的范围包含其中使用上述结构及方法的其它应用。因此，本发明的各种实施例的范围应参考所附权利要求书连同此权利要求书授权的等效物的全部范围来确定。
[0045]在前述【具体实施方式】中，出于简化本发明的目的，将各种特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比每一权利要求中明确陈述的特征多的特征的意图。而是，如所附权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到具体实施方案中，其中每一权利要求独立地作为单独实施例。
【权利要求】
1.一种用于操作存储器的方法，所述方法包括: 使用线性错误校正码来编码数据； 调制所述经编码数据； 将所述经调制数据写入到存储器；以及 使用维特比算法及线性错误校正码解码器来解码所述经写入数据。
2.根据权利要求1所述的方法，其中编码数据包含使用低密度奇偶校验LDPC码来对数据进行错误译码。
3.根据权利要求1所述的方法，其中调制所述经编码数据包含对所述经编码数据执行网格译码调制TCM。
4.根据权利要求1到3中任一权利要求所述的方法，其中执行调制方案包含扩展所述经编码数据的信号集。
5.根据权利要求3所述的方法，其中执行TCM包含产生多级网格。
6.根据权利要求5所述的方法，其中产生所述多级网格包含: 使用(I/(lxor D))预译码器操作来对所述经编码数据进行预译码；以及 对所述预译码的经错误译码数据执行(1+D)运算，其中D对应于一个单位的延迟。
7.根据权利要求5所述的方法，其中产生所述多级网格包含产生双态三级网格。
8.根据权利要求3所述的方法，其中执行TCM包含将所述经编码数据从二进制数据转换为多级数据。
9.一种用于操作存储器的方法，所述方法包括: 从存储器读取数据；以及 使用维特比算法及线性错误校正码解码器来解码所述所读取数据， 其中所述所读取数据是经调制数据且包含使用线性错误校正码编码的数据。
10.根据权利要求9所述的方法，其中解码所述所读取数据包含使用软输出维特比算法SOVA及LDPC解码器来解码所述所读取数据。
11.根据权利要求9所述的方法，其中解码所述所读取数据包含产生软数据及硬数据。
12.根据权利要求9到11中任一权利要求所述的方法，其中所述软数据包含对数似然比 LLR。
13.根据权利要求10所述的方法，其中使用SOVA及LDPC解码器来解码所述所读取数据包含使用双态SOVA。
14.根据权利要求10所述的方法，其中使用SOVA及LDPC解码器来解码所述所读取数据包含使用所述SOVA产生LLR。
15.根据权利要求10所述的方法，其中使用SOVA及LDPC解码器来解码所述所读取数据包含使用所述LDPC解码器产生软数据。
16.一种用于操作存储器的方法，所述方法包括: 接收经低密度奇偶校验LDPC编码的二进制数据； 经由网格译码调制TCM将所述经编码二进制数据转换为多级数据；以及 将所述多级数据写入到存储器。
17.根据权利要求16所述的方法，其中转换所述经编码二进制数据包含增加与所述经编码二进制数据相关联的两个最靠近多级序列之间的平方欧几里德距离。
18.根据权利要求17所述的方法，其中所述多级数据中的两个最靠近多级序列之间的平方欧几里德距离约为与所述经编码二进制数据相关联的两个最靠近多级序列之间的所述平方欧几里德距离的两倍。
19.根据权利要求16到18中任一权利要求所述的方法，其中经由TCM将所述经编码二进制数据转换为多级数据包含产生双态三级网格。
20.根据权利要求19所述的方法，其中产生所述双态三级网格包含使用彼此相依的级产生所述三级网格。
21.根据权利要求16到18中任一权利要求所述的方法，其中将所述经编码二进制数据转换为多级数据包含在不具有LDPC码率损失的情况下转换所述经编码二进制数据。
22.根据权利要求16到18中任一权利要求所述的方法，其中操作所述存储器包含从所述存储器读取数据及将所读取数据提供到维特比组件及LDPC解码器。
23.一种用于操作存储器的方法，所述方法包括: 使用低密度奇偶校验LDPC码来编码二进制数据； 经由网格译码调制TCM将所述经编码二进制数据转换为三级数据； 将所述三级数据写入到存储器； 将从所述存储器读取的数据提供到维特比组件；以及 将由所述维特比组件产生的软数据及硬数据输出提供到LDPC解码器。
24.根据权利要求23所述的方法，其中操作存储器包含从所述LDPC解码器产生软数据且在所述维特比组件与所述LDPC解码器之间迭代地互换所述软数据。
25.根据权利要求23所述的方法，其中在所述维特比组件与所述LDPC解码器之间迭代地互换所述软数据包含迭代地互换对数似然比LLR。
26.根据权利要求23所述的方法，其中经由TCM将所述经编码二进制数据转换为多级数据包含产生双态三级网格。
27.根据权利要求23到26中任一权利要求所述的方法，其中经由TCM转换所述经编码二进制数据包含增加所述经编码二进制数据中的两个最靠近信号序列之间的欧几里德距离。
28.—种设备,其包括: 存储器； 控制器，其耦合到所述存储器； 错误校正码编码器，其耦合到所述控制器且经配置以编码二进制数据；以及调制组件，其耦合到所述控制器且经配置以通过扩展所述经编码二进制数据的信号集而调制所述经编码二进制数据； 其中所述控制器经配置以控制: 将所述经调制数据写入到所述存储器； 从所述存储器读取所述经调制数据；以及 使用维特比算法来解码所述所读取的经调制数据。
29.根据权利要求28所述的设备，其进一步包括耦合到所述控制器且经配置以解码通过所述维特比算法产生的硬数据及软数据的线性错误校正码解码器。
30.根据权利要求28所述的设备，其中所述错误校正码编码器进一步经配置以使用低密度奇偶校验LDPC码来编码二进制数据。
31.根据权利要求28到30中任一权利要求所述的设备，其中所述调制组件进一步经配置以使用网格译码调制TCM来扩展所述信号集。
32.根据权利要求29所述的设备，所述控制器经配置以控制解码硬数据及软数据包括所述控制器经配置以控制使用软输出维特比算法SOVA及LDPC解码器来解码硬数据及软数据。
33.一种设备,其包括: 存储器；以及 控制器，其耦合到所述存储器且经配置以控制: 使用低密度奇偶校验LDPC解码器来编码从主机接收的二进制数据；以及 对所述经编码二进制数据执行网格译码调制TCM。
34.根据权利要求33所述的设备，其中所述控制器经配置以控制将所述经调制数据写入到所述存储器。
35.根据权利要求33到34中任一权利要求所述的设备，其中所述控制器经配置以控制使用软输出维特比算法SOVA来解码从所述存储器读取的数据。
36.根据权利要求35所述的设备，其中所述控制器进一步经配置以控制使用LDPC解码器来解码通过所述SOVA产生的硬数据及软数据。
37.根据权利要求36所述的设备，其中所述控制器经配置以控制在所述SOVA与所述LDPC解码器之间迭代地互换所述软数据。
38.根据权利要求37所述的设备，其中所述控制器耦合到经配置以使用(l/(lX0rD))运算且随后使用(1+D)运算对所述经编码二进制数据执行TCM的调制组件。
【文档编号】G11C29/42GK104303155SQ201380013251
【公开日】2015年1月21日 申请日期:2013年3月1日 优先权日:2012年3月8日
【发明者】钱德拉·C·瓦拉纳西 申请人:美光科技公司