具有冗余读出放大器的存储器的制造方法
【专利摘要】本发明公开了可减小读取弱数据存储单元时的误读可能性的存储器的实施例。该存储器可包括多个数据存储单元、列复用器、第一读出放大器和第二读出放大器，以及输出电路。第一读出放大器的增益电平可高于第二读出放大器的增益电平。输出电路可包括复用器，该复用器可用于可控地选择第一读出放大器和第二读出放大器的输出之一并传递所选择的读出放大器的值。输出电路可包括耦合第一读出放大器和第二读出放大器的输出的节点，并且第一读出放大器和第二读出放大器的输出能够被设置为高阻抗状态。
【专利说明】具有冗余读出放大器的存储器
【技术领域】
[0001] 本发明涉及存储器实现领域，更具体地涉及感测技术。
【背景技术】
[0002] 存储器通常包括多个数据存储单元，所述数据存储单元由构造在半导体基板上的 互连晶体管构成。可以根据多种不同的电路设计类型来构建此类数据存储单元。例如，可 将数据存储单元实现为耦合到电容器的单个晶体管以形成动态存储单元。作为另外一种选 择，可采用交叉耦合反相器来形成静态存储单元，或者可使用浮栅M0SFET来创建非易失性 存储单兀。
[0003] 在半导体制造过程期间，光刻、晶体管掺杂物水平等的变化可能导致希望具有相 同特性的存储单元之间的不同电气特性。由于反复操作设备，晶体管之内出现老化效应，而 可能发生电气特性的其他变化。晶体管之间电气特性的这些差异可能导致数据存储单元针 对所存储的相同数据输出不同的小信号电压。
[0004] 在一些情况下，给定数据存储单元的变化可能导致输出电压无法被读出放大器正 确放大。在初始测试期间可能会将此类数据存储单元识别为硬故障，这将可能需要利用冗 余数据存储单元进行替换以便实现制造产率目标。
【发明内容】
[0005] 本发明公开了存储器电路的各种实施例。在一个实施例中，存储器电路可包括数 据存储单元、列复用器、具有第一增益电平的第一读出放大器、具有第二增益电平的第二读 出放大器、以及输出电路。在一些实施例中，第二增益电平可高于第一增益电平。
[0006] 在一些实施例中，输出电路可包括复用器，并且复用器可用于可控地选择第一读 出放大器的输出或第二读出放大器的输出。在其他实施例中，可以配置第一读出放大器和 第二读出放大器，使得它们相应的输出可以进入高阻抗状态，并且输出电路可包括将第一 读出放大器的输出耦合到第二读出放大器的输出的节点。
[0007] 在工作期间，可以在数据存储单元中存储测试数据。可利用第一读出放大器从数 据存储单元读取数据并与初始测试数据比较。可利用第二读出放大器从数据存储单元读取 数据并与初始测试数据比较。可利用这些比较的结果来确定数据存储单元的强度。可以存 储指示数据存储单元强度的信息。
[0008] 在后续访问数据存储单元期间，可以检查所存储的针对数据存储单元的单元强度 信息。如果所存储的针对数据存储单元的单元强度信息指示存储单元弱，则可利用第二读 出放大器从数据存储单元读取数据。
【专利附图】
【附图说明】
[0009] 以下详细描述参考了附图，现在简要描述附图。
[0010] 图1示出了数据存储单元的一个实施例。
[0011] 图2示出了用于对位线放电的可能波形。
[0012] 图3示出了存储器子阵列的一个实施例。
[0013] 图4示出了图3中所示实施例的一种可能操作方法。
[0014] 图5示出了存储器的一个实施例。
[0015] 图6示出了图5中所示实施例的一种可能操作方法。
[0016] 图7示出了测试存储器以发现弱位的一种可能方法。
[0017] 图8示出了用于读取存储器并将所存储的数据与先前加载的测试数据进行比较 的一种可能方法。
[0018] 图9示出了计算系统的一个实施例。
[0019] 尽管本公开容易做出各种修改和替代形式，但附图中以举例的方式示出并将在本 文中详细描述其具体实施例。不过应当理解，附图及【具体实施方式】并非旨在将本公开限制 于例示的特定形式，正相反，其目的在于覆盖落在由所附权利要求限定的本公开的实质和 范围之内的所有修改、等价要件和替代方案。本文使用的标题仅用于组织的目的，并非意在 限制说明书的范围。如在整个本专利申请中所用的那样，以允许的意义（即，意味着具有可 能性）而非强制的意义（即，意味着必须）使用"可以"一词。类似地，"包括"一词表示包 括但不限于。
[0020] 各种单元、电路或其他部件可以被描述为"被配置为"执行一项任务或多项任务。 在此类语境中，"被配置为"是一般表示"具有"在操作期间执行一项任务或多项任务的"电 路系统"的结构的宽泛表述。如此，可以配置单元/电路/部件以在单元/电路/部件即使 当前未接通时执行任务。通常，形成对应于"被配置为"结构的电路系统可包括硬件电路。 类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一项任务或多项任务。此 类描述应当被解释成包括短语"被配置为"。表述被配置为执行一项或多项任务的单元/电 路/部件明确地旨在不援引35U.S.C. §112第六段对该单元/电路/部件的解释。更一般 地，对任何元件的表述都明确旨在不援引35U.S.C. § 112第六段针对该元件的解释，除非 特别表述了 "用于……的装置"或"用于……的步骤"这种语言。
【具体实施方式】
[0021] 在制造半导体存储器电路期间，光刻、注入水平等的差异可能导致本来希望在特 性和性能方面相同的数据存储单元之间电气特性的差异。在一些情况下，数据存储单元电 气特性的变化可能足够大，使得数据存储单元在存储器电路的正常工作状态下可能不工作 (例如读取或写入），从而导致数据存储单元被识别为故障并需要用冗余数据存储单元替 换。向存储器电路添加冗余数据存储单元来补偿电气特性不理想的数据存储单元可能会导 致额外的芯片面积和功率消耗。下文例示的实施例可以提供技术来识别和补偿电气特性不 理想的数据存储单元。
[0022] 图1示出了根据若干可能实施例之一的数据存储单元。在例示的实施例中，数据 存储单元100包括表示为"bt"的真实I/O 102、表示为"be"的补充I/O 103和表示为"wl" 的选择输入101。
[0023] 在例示的实施例中，bt 102耦合到选择晶体管104,并且be 101耦合到选择晶体 管105。选择晶体管104和选择晶体管105受到wl 101的控制。选择晶体管104还通过节 点110耦合到上拉晶体管108和下拉晶体管106,并且选择晶体管105还通过节点111耦合 到上拉晶体管109和下拉晶体管107。上拉晶体管108和下拉晶体管106受:到节点111的 控制，并且上拉晶体管109和下拉晶体管107受到节点110的控制。
[0024] 需注意的是，尽管可将选择晶体管、上拉晶体管、下拉晶体管和预充电晶体管示为 单独晶体管，但在其他实施例中，可利用多个晶体管或其他适当电路实现这些晶体管的任 一种。即，在各种实施例中，"晶体管"可以对应于单独的晶体管或任何适当类型的开关元件 (例如场效应晶体管（FET))或晶体管的集合。
[0025] 在开始存储操作时，真实I/O 102和补充I/O 103可以都为高，并且选择输入101 为低。需注意的是，在这一实施例中，低是指地电势或近地电势的电压，并且高是指足以使 得η沟道金属氧化物半导体场效应晶体管（M0SFET)导通和使得p沟道M0SFET截止的电 压。在其他实施例中，可使用其他电路配置，并且构成低和高的电压可以不同。在存储或写 入操作期间，可将选择输入101切换到高，以将真实I/O 102耦合到节点110和将补充I/O 103耦合到节点111。为了将逻辑1存储到数据存储单元100中，可将补充I/O 103切换到 低。由于选择晶体管105是导通的，因此节点111也被切换到低。节点111上的低电平激 活上拉晶体管108,其将节点110充电到高电平。节点110上的高电平继而激活下拉晶体管 107,这进一步加强了节点111上的低电平，从而建立了再生反馈。一旦建立起节点110和 111之间的这种再生反馈，就可将选择输入101切换到低，从而截止选择晶体管104和选择 晶体管105,并将节点110与真实I/O 102隔离以及将节点111与补充I/O 103隔离。存 储逻辑〇的方法可以是类似的。可将选择输入101切换到高，并且可将真实I/O 102切换 到低。选择晶体管104将真实I/O 102上的低电平耦合到节点110,从而激活上拉晶体管 109。节点111上的高电平激活下拉晶体管106,从而加强了节点110上的低电平并建立了 再生反馈。通常将经由再生反馈存储数据的数据存储单元称为静态单元。
[0026] 在例示的实施例中，数据存储单元100将其存储的数据输出为真实1/0102和补充 I/O 103之间的电压差。（本文也可将作为两个电压之间的差异存储的数据称为"差分编 码"。）在开始输出过程时，真实I/O 102和补充I/O 103可以都为高，选择输入101可以为 低。断言（assert)选择输入101会激活选择晶体管104和选择晶体管105。如果节点111 为低电平，并且节点110为高电平，那么电流将流经选择晶体管105和下拉晶体管107,从而 导致补充I/O 103上的电压下降。如果节点110为低电平，节点111为高电平，那么电流将 流经选择晶体管104和下拉晶体管106,从而导致真实1/0102上的电压下降。对于任一种 数据状态，数据存储单元从真实I/O 102或补充I/O 103接收的电流都称为单元的读电流。
[0027] 理想情况下，下拉晶体管106和下拉晶体管107的电气特性将是相同的，如选择晶 体管104和选择晶体管105的电气特性那样。此外，在理想的电路中，可能希望存储器设备 中一个数据存储单元中的下拉晶体管106和下拉晶体管107具有与存储器设备中另一个数 据存储单元中的下拉晶体管106和下拉晶体管107相同的电气特性。然而，在半导体制造过 程期间，光刻中的差异、掺杂物水平的波动等可能导致这些晶体管具有不同电气特性（例 如饱和电流）。例如，由例如热载流子注入诱发的老化效应也可能随时间改变晶体管的电气 特性。由于制造和老化效应的原因，从一个数据存储单元到另一个数据存储单元的下拉晶 体管106、下拉晶体管107、选择晶体管104和选择晶体管105的变化可能导致读电流的变 化，从而相同的存储的数据的输出电压变化。
[0028] 在一些情况下，晶体管电气特性的变化可能导致读取存储单元时比平均值大的输 出电压。可将生成比平均值大的输出电压的数据存储单元称为强单元。在一些情况下，晶 体管电气特性的变化可能导致读取存储单元时比平均值小的输出电压。可将生成比平均值 小的输出电压的数据存储单元称为弱单元。如果弱存储单元生成的输出电压值足够小，则 可能无法正确确定数据存储单元中存储的数据，因为输出电压可能无法克服读出放大器之 内的不平衡和信号噪声。
[0029] 需注意的是，图1中所示的晶体管数量和连接仅仅是例示性实例，在其他实施例 中，可以采用其他数量、类型的晶体管和/或电路配置。还需注意的是，在其他数据存储单 元实施例中，可以采用其他存储机制。例如，可使用电容器（例如，在动态随机存取存储器 (DRAM)中）、晶体管植入物（例如，在耗尽可编程只读存储器（ROM)中）或浮栅结构（如在 单一位或多位非易失性或闪速存储器中）在数据存储单元中存储数据。
[0030] 图2示出了图1所示的数据存储单元的实施例的操作所产生的可能波形。在时间 tQ205,断言选择输入101 (波形201)。根据所存储数据的值，真实I/O 102或补充I/O 103 将开始放电（波形203)。在时间&206,由读出放大器放大真实I/O 102和补充I/O 103之 间的小信号差别。可将包括一个或多个数据存储单元的系统模型化为电容器和电流源。电 容器代表真实I/O 102或补充I/O 103上存在的总电容，可包括其他数据存储单元I/O端 口的结电容和数据存储单元之间互连的电容。电流源是数据存储单元的读电流。利用这种 模型，可利用公式1估计从时间h到时间&的走低I/O上的电压。
[0031]
【权利要求】
1. 一种装置，包括： 多个数据存储单元；以及 多个读取电路； 其中每个所述读取电路包括： 具有第一增益电平的第一读出放大器，所述第一读出放大器被配置为从所述多个数据 存储单元中所选择的一个数据存储单元接收输入数据；以及 具有第二增益电平的第二读出放大器，其中所述第二增益电平大于所述第一增益电 平，所述第二读出放大器被配置为从所述多个数据存储单元中所选择的一个数据存储单元 接收输入数据；以及 输出电路，所述输出电路被配置为接收所述第一读出放大器的输出和所述第二读出放 大器的输出，并对它们进行逻辑组合。
2. 根据权利要求1所述的装置，其中所述第二增益电平高于所述第一增益电平。
3. 根据权利要求1或2所述的装置，其中同时启用所述第一读出放大器和所述第二读 出放大器。
4. 根据权利要求1-3的任一项所述的装置，其中在选择第一数据存储单元时启用所述 第一读出放大器，并在选择第二数据存储单元时启用所述第二读出放大器。
5. 根据权利要求1或2所述的装置， 其中所述多个数据存储单元包括在多个列中，其中所述数据存储单元的每一给定数据 存储单元被配置为使得响应于行选择信号的断言，所述给定数据存储单元生成列输出； 其中所述装置还包括被耦合以从所述多个列接收输入数据的列复用器，其中所述列复 用器被配置为从所述多个列之一可控地选择数据以根据列选择信号生成列复用器输出； 其中为了从所述多个数据存储单元中所选择的一个数据存储单元接收输入数据，所述 第一读出放大器被进一步配置为响应于第一控制信号的断言而将所述列复用器输出信号 放大所述第一增益电平并生成第一读出放大器输出信号； 其中为了从所述多个数据存储单元中所选择的一个数据存储单元接收输入数据，所述 第二读出放大器被进一步配置为响应于第二控制信号的断言而将所述列复用器输出信号 放大所述第二增益电平并生成第二读出放大器输出信号；并且 其中所述输出电路被进一步配置为基于输出选择信号对所述第一读出放大器输出信 号和所述第二读出放大器输出信号进行逻辑组合。
6. 根据权利要求5所述的装置，其中所述输出电路包括复用器，所述复用器被配置为 根据所述输出选择信号可控地选择所述第一读出放大器输出信号或所述第二读出放大器 输出信号。
7. 根据权利要求5所述的装置，其中所述第一读出放大器被进一步配置为根据所述输 出选择信号的第一状态而生成高阻抗输出，并且其中所述第二读出放大器被进一步配置为 根据所述输出选择信号的第二状态而生成高阻抗。
8. 根据权利要求7所述的装置，其中所述输出电路包括将所述第一读出放大器的所述 输出耦合到所述第二读出放大器的所述输出的节点。
9. 一种存储器电路，包括： 多个子阵列，每个子阵列包括如权利要求5所述的装置的实例： 定时和控制单元，被配置为生成所述第一控制信号、所述第二控制信号和所述输出选 择信号；以及 地址解码器，所述地址解码器被耦合以生成耦合到所述多个子阵列的多个行选择信 号和耦合到所述多个子阵列的多个列选择信号，其中所述地址解码器被配置为接收输入地 址，使得响应于所述输入地址的值，所述地址解码器断言所述行选择信号之一和所述列选 择信号之一。
10. 根据权利要求9所述的存储器电路，其中所述地址解码器包括存储阵列和被配置 为将所述输入地址与所述存储阵列的内容进行比较的比较器。
11. 根据权利要求10所述的存储器电路，其中所述地址解码器被进一步配置为在所述 比较器检测到所述输入地址与所述存储阵列的内容之间的匹配时生成误读指示信号。
12. 根据权利要求11所述的存储器电路，其中所述定时和控制单元被进一步配置为根 据所述误读指示信号生成所述第一放大器启用信号、所述第二放大器启用信号和所述数据 输出选择信号。
13. -种系统，包括： 一个或多个存储器；以及 耦合到所述一个或多个存储器的处理单元； 其中所述处理单元包括一个或多个存储阵列，每个所述存储阵列包括根据权利要求 1-4中任一项所述的装置的实例。
14. 根据权利要求13所述的系统，其中所述处理单元包括测试单元，所述测试单元被 配置为在测试模式期间提供第一放大器启用信号、第二放大器启用信号和输出数据选择信 号，并且其中在根据权利要求1-4中任一项所述的装置的每个实例中，所述第一读出放大 器被进一步配置为响应于所述第一放大器启用信号的断言而将所述输入数据放大所述第 一增益电平，所述第二读出放大器被进一步配置为响应于所述第二放大器启用信号的断言 而将所述输入数据放大所述第二增益电平，并且所述输出电路被配置为根据所述输出数据 选择信号逻辑地组合所述第一读出放大器的所述输出或所述第二读出放大器的所述输出。
15. 根据权利要求14所述的系统，其中所述测试单元被进一步配置为存储地址信息， 所述地址信息指示选择了所述存储阵列中弱数据存储单元的地址。
16. -种方法，包括： 从数据存储单元接收输入数据；以及 根据控制输入利用具有第一增益电平的第一读出放大器或具有第二增益电平的第二 读出放大器放大来自所述数据存储单元的数据，其中所述第二增益电平高于所述第一增益 电平。
17. 根据权利要求16所述的方法，还包括根据针对所述数据存储单元所检测到的单元 强度，确定所述控制输入。
18. 根据权利要求17所述的方法，还包括： 存储指示所检测到的单元强度的单元强度信息；以及 检查所存储的单元强度信息。
19. 根据权利要求17或18所述的方法，还包括： 响应于所检测到的指示弱数据存储单元的单元强度，断言误读指示信号。
20.根据权利要求17-19的任一项所述的方法，其中所述放大还包括：响应于所检测到 的指示弱数据存储单元的单元强度，选择所述第二读出放大器来放大存储于所述数据存储 单元中的数据。
【文档编号】G11C29/50GK104160453SQ201380011619
【公开日】2014年11月19日 申请日期:2013年3月25日 优先权日:2012年3月27日
【发明者】M·R·赛宁根, M·E·鲁纳斯 申请人:苹果公司