具有集成rom存储单元的闪存的制作方法

具有集成rom存储单元的闪存的制作方法
【专利摘要】用于存储多个数据位的存储器阵列。该存储器阵列具有闪存单元、ROM存储单元寻址电路。该寻址电路被操作地耦合到多个闪存单元和多个ROM存储单元，该寻址电路被配置为寻址所述多个闪存单元和所述多个ROM存储单元二者。
【专利说明】具有集成ROM存储单元的闪存
[0001] 领域
[0002] 本发明一般涉及存储器阵列，特别涉及包含具有公用寻址电路的闪存和ROM存储 单元二者在内的存储器模块。
[0003] 背景
[0004] 用于短期和长期存储数字数据的存储器阵列是本领域众所周知的。随机存取存储 器（在本领域已知为RAM)的不同的配置和实现相比其他存储器技术而言在相对小而有效 的空间提供数据存储。然而，RAM单元利用包括晶体管在内的有源电子器件以存储数字数 据，这导致倘若失去RAM单元供电则会立即丢失存储的数据。因此，RAM被称为易失性存储 器。
[0005] 相比之下，非易失性存储单元长时间保持存储的数字数据而不需要保持对该存储 单元的供电。这样的非易失性存储单元包括由各种半导体器件制成且在本领域已知为ROM 的只读存储单元，和传统上由浮栅晶体管制成的闪存单元。这样的非易失性存储单元是电 寻址的，从而比机械寻址数据存储系统（诸如磁存储（如硬盘）和光存储（如光盘））更快 地得以访问。然而，非易失性存储单元以往在成本、效率和效用方面不利地完全不同于易失 性存储器及机械寻址的数据存储。易失性和机械寻址的存储相对便宜、密集排布且可自由 地写入和读取，而非易失性存储器以往是昂贵的、占用大面积的，且具有单元可被写入多少 次的限制（诸如闪存单元），或根本不能被写入（诸如ROM存储单元）。
[0006] 基于这点，相比易失性存储器和机械寻址的非易失数据存储器而言，以往较少使 用非易失性、电子寻址存储单元。然而，近来对非易失性存储器的工艺改进使得非易失性存 储器的使用变得更为可行。特别地，闪存应用已变得日益普遍，而新的非易失性存储器技术 也在发展中。
[0007] 然而，闪存的增长带来了新的挑战。特别地，尽管当代的闪存和以往的闪存相比是 相对可靠的，但当代的闪存与许多其他形式的易失性和非易失性存储器相比仍然相对不可 靠。虽说在消费电子设备中闪存的相对不可靠或许是可接受的，但在例如性命攸关的应用 (诸如医疗设备）中，数据的不可靠在使用和实现闪存阵列时会带来挑战。
[0008] 概述
[0009] 以往，闪存单元和ROM存储单元利用不同架构的事实对各种存储器阵列的设计者 给出强烈的诱导，使其以闪存和ROM存储器中的一种而非二者来制成阵列。由浮栅晶体管 制成的闪存单元和由例如互补金属氧化物半导体制成的ROM存储单元的物理尺寸差异意 味着闪存和ROM存储单元不能形成为相同长度和尺寸的有空间效率的线。对于具有闪存和 ROM存储单元二者的存储阵列而言，用于读取单元（以及在闪存单元的情况下，用于写入单 元）的不同供电要求产生相对大的开销和支持电子器件。此外，由于上述在尺寸和布局方 面的差异，闪存和ROM存储器阵列以往已包括各不相同的寻址和感测方案，意味着配置成 访问各个单元的电子器件在闪存和ROM存储器阵列之间没有兼容。
[0010] 由于这些趋向于给出不去合并闪存和ROM的显著动机的上述具体因素，闪存和 ROM存储单元尚未被包括在含有公用开销电路的单个存储器阵列中。然而，已经开发出改进 的方法，以允许闪存和ROM存储单元的有效组合，其采用单个阵列且包括至少某些公用开 销电路。公用开销电路可包括但不限于：寻址电路、读取电路、电源、错误检测和校正、数据 高速缓存和时序结构。在闪存单元的可靠性和数据完整性可能不足的应用中，当辅以相对 更可靠的ROM存储器时，仍然能获得可重写、非易失存储器所提供的益处。
[0011] 在一个实施例中，被配置为存储多个数据位的存储器阵列包括多个闪存单元、多 个ROM存储单元和操作地耦合到所述多个闪存单元和所述多个ROM存储单元二者的寻址电 路，所述寻址电路被配置为寻址所述多个闪存单元和所述多个ROM存储单元二者。
[0012] 在一个实施例中，多个数据被排列在位线中，多个闪存单元具有闪存位线地址间 隔，多个ROM存储单元具有ROM位线地址间隔，并且多个闪存单元的闪存位线地址间隔大致 等于多个ROM存储单元的ROM位线地址间隔。
[0013] 在一个实施例中，存储器阵列进一步包括操作地耦合到多个闪存单元和多个ROM 存储单元二者的读取电路，读取电路被配置为读取多个闪存单元和多个ROM存储单元二 者。
[0014] 在一个实施例中，存储器阵列由单个存储器阵列组成，并且其中单个存储器阵列 包括多个闪存单元和多个ROM存储单元二者。
[0015] 在一个实施例中，存储器阵列进一步包括开销电路，所述开销电路包括电源、电压 发生器和寻址模块中至少一者，所述开销电路由多个闪存单元和多个ROM存储单元二者共 享。
[0016] 在一个实施例中，一种提供配置为存储多个数据位的存储器阵列的方法包括步 骤：在单个阵列中提供多个闪存单元和多个ROM存储单元，以及提供操作地耦合到多个闪 存单元和多个ROM存储单元二者的寻址电路，该寻址电路被配置为寻址多个闪存单元和多 个ROM存储单元二者。
[0017] 在一个实施例中，该方法进一步包括提供读取电路的步骤，读取电路操作地耦合 到多个闪存单元和多个ROM存储单元二者，该读取电路被配置为读取多个闪存单元和多个 ROM存储单元二者。
[0018] 在一个实施例中，该方法进一步包括提供开销电路的步骤，所述开销电路包括电 源、电压发生器和寻址模块中至少一者，所述开销电路由多个闪存单元和多个ROM存储单 元二者共享。
[0019] 在一个实施例中，一种使用配置为存储多个数据位的存储器阵列的方法，该存储 器阵列在单个阵列中具有多个闪存单元和多个ROM存储单元，该方法包括步骤：利用多个 闪存单元和多个ROM存储单元二者公用的寻址电路来寻址多个闪存单元和多个ROM存储单 元二者，以及利用多个闪存单元和多个ROM存储单元二者公用的读取电路读取多个闪存单 元和多个ROM存储单元二者。
[0020] 附图
[0021] 图la和图lb是典型闪存单元的简述；
[0022] 图2是闪存单元的线；
[0023] 图3a和图3b是典型ROM存储单元的简述；
[0024] 图4a和图4b是ROM存储单元的线；
[0025] 图5是具有闪存单元和ROM存储单元二者的存储器阵列或模块；
[0026] 图6是图5的存储器阵列或模块的框图；
[0027] 图7a和图7b是感测电路的框图；
[0028] 图8a、图8b和图8c是对余量测试和读取操作的例示；
[0029] 图9是余量偏置电路和上拉电路的示意图；
[0030] 图10是感测电路的框图；
[0031] 图11是用于提供存储器阵列的流程图；
[0032] 图12是用于使用存储器阵列的流程图；以及
[0033] 图13a和图13b是用于操作存储器阵列或模块的流程图。
[0034] 详述
[0035] 图la是本领域已知的典型闪存数据位或闪存单元10的简述。在本文描述中，闪存 数据位和闪存单元被可互换地使用。适应于常规金属氧化物基底场效应晶体管（M0SFET)， 通过在栅极18上引入电荷而在η-源极14和η-漏极16之间的p基底12中产生沟道。然 而，不同于常规的M0SFET晶体管，浮栅20被包含在栅极18和ρ-基底12之间的介电层22 中。在栅18上产生的电压使浮栅20存储电子，由于介电层22的存在该电子不易从浮栅20 泄露。在浮栅20中电荷的存在导致闪存单元10的电压阈值的可预见变化，该变化可作为 读取操作的部分被常规地检测到。由此，闪存单元10长期存储数字信息的能力可依赖于浮 栅20保持施加的电荷不随时间而衰减的能力。
[0036] 闪存单元10的各种组件可根据当代工艺而设定大小。在实施例中，闪存单元10 根据0. 25微米工艺形成。在这样的实施例中，闪存单元10具有0. 9微米X 1. 20微米的尺 寸。
[0037] 图lb是闪存单元10示例性物理实施例描述。在示例性实施例中，通过将栅极18 置于两（2) V，将漏极16置于1. 4V以及将η-源极14置于零（0) V来读取闪存单元10,并测量 从漏极16到源极的所得电流；如果漏极到源极的电流小于约一⑴微安，那么逻辑"0"被 存储在单元10中，而如果漏极到源极的电流大于约十（10)微安，那么逻辑"1"被存储在单 元10中。在实施例中，可通过将栅极18置于1. 7V，将η-漏极16置于0. 6V以及将η-源极 14置于9. 5V来编程闪存单元10。在实施例中，可通过将栅极18置于十三（13) V，将η-漏 极16置于零（0)V以及将η-源极14置于零（0)V来擦除闪存单元10。
[0038] 图2是包含在线24中以提供多位数据存储的多个闪存单元10的示例应用。N-源 极14被短接到源极线（YY)，并且N-漏极16被耦合到位线26。栅极18被耦合到字线（XX)。 这样，多个数据字的特定位（例如，字〇和字1的每个的位〇)可通过读取操作在位线26和 字线上被访问。通过在多个附加的线24上重复此结构，所示线24的字的附加的位（例如， 字2和3的位0)可被访问用于读取和写入。在实施例中，每个线24有两千零九十六（2096) 个单元10,提供每线24两千零九十六（2096)个的闪存位线地址间隔。在实施例中，每个位 线26连接到二百五十六（256)个闪存数据位10。
[0039] 图3a是本领域已知的典型电可编程只读存储器（EPROM)数据位或存储单元30的 简述。在本文档中，术语只读存储单元、只读数据位、ROM或EPROM数据位、ROM或EPROM存 储单元被可互换地使用。虽然出于说明目的而示出电可编程只读存储单元30,也可使用不 是电可编程的只读存储单元，如图3b所示。在多种实施例中，ROM数据位30不是电可编程 的。和闪存单元10类似，ROM数据位30也是适应于常规M0SFET，其中通过在栅极上38引 入电荷在η-源极34和η-漏极36之间的p基底32中产生沟道。
[0040] 与一般由用在M0SFET中的常规多晶硅所组成的闪存单元10的浮栅20不同， EPROM数据位30的浮栅40被掺杂以阻止在将浮栅40置于特定的逻辑状态后浮栅40电位的 变化。例如，虽然浮栅40可被切换以使得ROM数据位30存储的逻辑"1"转换到逻辑"0"， 浮栅40的掺杂可防止从逻辑"0"转换到逻辑"1"。在各种实施例中，浮栅40被掺杂磷。虽 然可像在闪存单元10中那样包括电介质层42,但是可不要求电介质层42维持浮栅40的电 位。在不是电可编程且由此不包括浮栅40的实施例中，如本领域已知地那样，接触或无接 触可设置ROM存储单元30的状态。
[0041] ROM数据位30的各种组件可根据本领域已知的当代工艺来设定尺寸。在实施例 中，单元30根据0.25微米工艺形成。在这样的实施例中，单元30具有1.375微米X0.9 微米的尺寸。
[0042] 图4a和图4b是包含在线44中以提供多字数据存储的多个ROM数据位30的示例 性应用。在图4a中，相邻ROM数据位30的N-漏极34和η-源极36分别被耦合到位线26 和地，而栅极38被耦合到字线（XX)。这样，通过在字线所选择的字上的读取操作可在位线 26上访问多个数据字的特定比特（例如，字0-1的每个的位0)。通过在多个附加线44上 重复此结构，所示线44的字的附加比特（例如，字2-3的比特0)可被访问以用于读取和写 入。在实施例中，每线44包括两千零九十六（2096)个单元30,提供每线44两千零九十六 (2096)个ROM位线地址间隔。在实施例中，每个位线26对应于二百五十六（256)个ROM数 据比特30。
[0043] 上述各种实施例只是示例性的，因为闪存数据位10的各种附加类型是本领域已 知的，并且大量的ROM数据位30也是本领域已知的。类似地，闪存数据位10和ROM数据位 30通常根据取决于数据位本身和它们的使用情况的各种技术被组织成线和列。然而，由于 闪存数据位10和ROM数据位30的不同特性，根据共同的寻址方案（即位线26和字线44 据此被分配在闪存数据位10和ROM数据位30之间和之中的共同方案）来加入闪存数据位 10会使所得存储器效率相对较低。特别地，因为闪存数据位10和ROM数据位30的尺寸不 同，共同的寻址方案可能易于在芯片上造成被浪费的空间。类似地，因为闪存数据位10和 ROM数据位30有不同的性能特性（诸如从一个或另一个读取数据所需的时间），在共同寻 址方案内使用非相似的数据位可能会产生不可靠性，除非加以特别处理。
[0044] 如图所示，线44具有耦合到地的共享N-源极36。在各种实施例中，ROM存储单元 30通过包括或不包括用于每个ROM存储单元30的漏极连接来编程。如果有漏极连接，ROM 存储单元在被选中时传导电流。如果没有漏极连接，ROM存储单元在被选中时不传导电流。 漏极连接可由许多半导体材料制成。在一个实施例中，该连接是接触。在其它实施例中，例 如，该连接是过孔、金属或扩散层。
[0045] 图5是存储器阵列或模块50的框图，该存储器阵列或模块是根据共同的寻址方案 包括闪存数据位10 (未显示细节）和ROM数据位30 (未显示细节）的单个存储器阵列。如 上所述，闪存数据位10被组织成线24并且ROM数据位被组织成线44。如本领域已知，多个 位线26从行24、行44延伸到列多路复用器52。感测电路54是用于检测置于位线26上的 信息并由此确定特定数据位内容（无论该数据位是闪存数据位10还是ROM数据位30)是 什么的读取电路。
[0046] 类似于本领域已知的列解码器，列解码块56是开销电路，其控制特定列多路复用 器52'以基于作为给列解码块56的输入的列地址而选择每个位线26。需要注意的是，在所 示实施例中，存储模块50被分为两半57,各有自己的寻址电路（诸如多路复用器52,52'） 和读取电路（诸如感测电路54)以促进这种电路的简化。在各种替代的实施例中，存储模 块50可完全不分开且因此没有例如多路复用器52、52'和检测电路54的多个模块，或者存 储模块50可被分为多于两个块，每个块带有多路复用器52、52'和检测电路54。
[0047] 线电子器件58是包括行解码器、字线驱动器和源线驱动器的开销电路。如本领域 所熟悉的那样，行解码器被配置成基于输入地址选择特定行或线24、线44。字线驱动器和 源线驱动器组合以分别在字线60和源线62之间产生电压差。如本领域已知，字线60和源 线62在闪存单元10上提供电压差以读取或写入闪存单元。由于ROM存储单元30不能被 写入，只有字线驱动器被耦合到ROM存储单元30的字线60。诸如参考电压的高电压或诸如 接地电压的低电压的存在选中每个行24、44以便从特定行24、44的单元10、30读取数据。 结合从感测电路和检测电路54施加到位线26上的电压，各个单元10、30可被选择性地激 活以进行读取，且在闪存单元10的情况下，被选择性地激活以进行写入。
[0048] 高电压发生器64是被配置为提供电压以用于编程和擦除闪存单元10的开销电 路。在实施例中，九点五（9. 5)V用于编程闪存储器单元10,且十三（13)V用于擦除闪存单 元10。在实施例中，高电压发生器64包括至少一个耦合到Dickson电荷泵的2. 0V电源以 视情况提供编程和擦除电压。
[0049] 参考位线66在结构上类似于位线26。然而，参考位线66被物理定位在每行24、 44的相对线电子器件58的远端。如以下将会进一步讨论的，在由列解码块56和字线驱动 器选中特定的存储单元10、30以用于读取之后的读取数据操作中，参考位线66的位置距离 可在感测电路54的操作中提供故意的延时。因为闪存单元10和ROM存储单元30之间物 理上的差异，这些单元10、30的激活时间可彼此不同。
[0050] 在某些情况下，因为ROM存储单元30在物理上比闪存单元10大，信号传送到ROM 行44上的字线60比传送到闪存行24上的字线60需要更长的时间。可替代地，由于相比 闪存单元10, ROM存储单元30上有效沟道长度更短，访问ROM存储单元30可比闪存单元10 更快。这导致读取电流更高，并且感测放大比对读取定时的电路触发得更快。因此，在读取 操作期间，所选闪存单元10把数据置于位线26上的时机在时间上要晚于相应的ROM存储 单元30上同样的读取操作。这样，在行24中第十二个闪存单元10将其数据置于相应的位 线26上要比在行44中第十二个ROM存储单元30更慢。因为行24、44的每个的第十二个 闪存单元10和第十二个ROM存储单元30使用相同的位线26,感测电路54,在无附加的指 示时，可能无法预测何时在第十二位线26上的信号将是准确的。
[0051] 当信号从字线驱动器传送时，因为存储单元10、30物理上比参考位线66更靠近字 线驱动器，可能原本的情况是特定存储单元10、30在参考位线单元68之前被激活，该参考 位线单元68,视其所在的行24、44而为参考存储单元10或30。在某些实施例中，参考位 线单元68可与闪存单元10和ROM存储单元30物理尺寸不同，从而比闪存单元10和ROM 存储单元30触发得更慢。在一个实施例中，参考位线单元68是未配置成存储数据的无效 (dummy)存储单元。
[0052] 已知的是，一旦参考位线66被激活，无论所选的存储单元10、30是什么，所选存储 单元10、30应该已被激活，允许感测电路54在对应于所选存储单元10、30的位线26上读 取数据。从而，参考位线66的激活将所选位线26上的数据可以被准确读取的指示提供给 检测电路54。因此，参考位线66提供相同的感测电路54以读取闪存单元10和ROM存储单 元30二者。
[0053] 图6是说明存储模块50的细节、说明各个闪存单元10和ROM存储单元30的框图。 行解码器70包括选择电路来为字线驱动器72和源线驱动器74选择线24、44。通过列解码 块56和列多路复用器52、52'来选择位线26。各个单元10、30比参考位线单元68在物理 位置上更靠近行解码器70。因此，闪存单元10和ROM存储单元30可利用共同的寻址和感 测方案，而闪存单元10可利用共同的写入方案。
[0054] 图7a是感测电路54和通过位线26耦合到感测电路54的说明性存储单元10、30 的实施例的简化框图。需要注意，为简单起见，只说明了一个位线26,而在实际实现中将有 和存储模块50(图5)中的行一样多的行24、44,且有和行24、44中的列一样多的位线26。 开关76可被用于选择特定的位线26用于读取，而开关78、80可被用于选择特定位线26上 的特定单元10、30用于读取。开关76、78和80是列多路复用器52和52'的细节。
[0055] 参考位线单元68被耦合到参考位线66,并且可通过开关82、84、86以类似于位线 26的方式选择。参考位线66被耦合到反相器88,并且从该反相器88耦合到逻辑、延迟块 90和锁存器92。锁存器92被配置为存储通过反相器94在位线26上感测电压的结果。逻 辑和延迟块90基于参考位线66的变化操作锁存器92。
[0056] 如本领域已知的，为了读取单元10、30,电子刺激被施加到单元10、30,并且测量 输入电子刺激在单元10、30上的影响。在实施例中，利用电流、电阻或两者来可变地偏置单 元10和30,且当选中字线24或44时，位线26上的电压通过反相器94被测量并被存储于 锁存器92中。如果存储在单元10、30中的电荷的情况是：单元10、30传导电流且作用为闭 合电路，则在位线26上的电压可为低，这通过反相器94数字地反应出。同样地，如果存储 在单元10、30中的电荷的情况是：单元10、30传导很小的电流，则在位线26上的电压可为 高，这通过反相器94数字地反应出。在实施例中，位线26上的电压最大约为两（2)伏且最 小约为零（〇)伏，而反相器94的阈值约在0. 7伏到一（1)伏之间。
[0057] 因此，如果位线26上的电压小于约一（1)V，反相器94可通过输出高电压到锁存 器来记录：逻辑"1"寄存在影响位线26的单元10、30中。如果位线26上的电压大于约一 (1) V，反相器可通过输出低电压到锁存器92来记录：逻辑"0"在在影响位线26的单元10、 30中。
[0058] 尤其是对于闪存单元10 (虽然在某些情况下也对于ROM存储单元30)，某些单元 10可能失去在浮栅20上存储电荷的能力，实际上表现为单元10不工作且丢失存储在单元 10中的数据。为了管理单元10的可靠性，余量（margin)偏置电路96提供可变偏置电流以 测试单元10、30的可靠性。
[0059] 余量偏置电路96,在所示的实施例中是基于P-沟道晶体管（下方）的保持电路， 其可被配置为提供测试以不仅评估单元10存储逻辑"〇"和逻辑"1"的能力，而且评估单元 10是否只有存储逻辑"〇"和逻辑" 1"的能力，或者评估单元10在存储逻辑"〇"和逻辑" 1" 的能力上是否具有一些余量。特别地，如果单元10能够存储逻辑"〇"和逻辑"1"，但不能 展示出存储逻辑"〇"和逻辑" 1"能力的余量，存储在单元10中的数据通过转移到其他单元 10而被保存，而未通过余量测试的单元10被认为是不可靠的，并且在实施例中，不会被用 于将来的数据存储。
[0060] 上拉电路98迫使位线26处于已知的充电状态，在实施例中为两（2)V。因此，可 在单元10上进行读取操作，从而当浮栅20被充电时，位线26上的状态改变。因此，在浮栅 20上的电荷必须足够强以允许流过单元10的电流改变位线26的状态从而存储逻辑"1"。
[0061] 余量偏置电路96能够配置以在上拉电路98被切断后提供电流来维持位线26为 高。在实施例中，在确定什么被存储在单元10中的常规读取操作中，余量偏置电路96包括 两个P晶体管YY和XX。P晶体管YY和P晶体管XX提供基本量的电流以维持字线96为高。 在实施例中，P晶体管YY将约四（4)微安的电流提供给偏置位线26。在实施例中，P晶体 管XX将约五（5)微安的电流提供给偏置位线26。因此，在这样的实施例中，为了存储逻辑 "1"，单元10必须能够流过或"吸收"至少九（9)微安的电流以改变位线26的电压状态为 足以被反相器记录到。如果单元10流过或"吸收"少于九（9)微安的电流，逻辑"0"被存 储。
[0062] 在实施例中，余量偏置电路96被配置为在单元10上进行测试来确定单元10存储 逻辑"0"的能力是否具有余量。在实施例中，余量偏置电路96被配置为提供四（4)微安电 流以进行单元10存储逻辑"〇"的能力测试。如果存储在浮栅20中的电荷没有强到足以允 许单元10从P晶体管YY吸收总共四⑷微安，从P晶体管XX吸收零（0)微安，则单元10 被认为具有足够的余量来可靠地继续存储逻辑"〇"。
[0063] 在各种可替换的实施例中，取决于单元10的特性和单元10所需以证明可靠的余 量程度，余量偏置电路96被配置为提供不同量的电流。在上述实施例中，余量偏置电路96 被配置为提供四（4)微安以测试单元10存储逻辑"0"的能力；因为单元10将需要吸收小 于四（4)微安的电流来是证明可靠的。上述的原理适用于展示更大或更小量的余量。
[0064] 单元10存储逻辑"1"的能力以相关的原理操作。为了存储逻辑"1"，浮栅20必须 存储足够的电荷，从而单元10能够吸收比强加在位线26上的电流量更多的电流，藉此允许 位线26上的电压跌落超过一电压，该电压记录为对于反相器94的低电压。
[0065] 于是，在常规的读取模式中，在上面的实施例中当余量偏置电路96在P晶体管YY 上提供四⑷微安和在P晶体管XX上提供五（5)微安时，单元10必须吸收比相加的九（9) 微安更多的电流，由此迫使位线26为低。为了测试单元10存储逻辑"1"的可靠性，余量偏 置电路96提供额外的五（5)微安电流到位线26中。因此，现在单元10必须流过或吸收相 加的十四（14)微安。额外的五（5)微安通过P晶体管ZZ被强制注入位线26。如果单元 10能够吸收最初的九（9)微安加上P晶体管ZZ提供的额外电流，则该单元经测试具有足够 余量从而被认为是可靠的。
[0066] 在各种可选的实施例中，余量偏置电路96提供不同的电流量，导致用于逻辑"0" 和逻辑"1"的不同余量。
[0067] 在进一步的可选实施例中，余量偏置电路96提供的电流量以百分比的方式可选。 例如，可进行余量"0"的测试以提供在正常读取操作上的可选百分比余量。在上面的实施 例中，四（4)微安的余量"0"测试提供了在九（9)微安的正常读取操作上约百分之五十 (50%)的余量指示。类似地，可进行余量"1"测试以提供可选的百分比。在实施例中，余 量偏置电路96能够被配置为提供电流从而指示余量的可变百分比。
[0068] 在各种实施例中，没有提供上拉电路98，而余量偏置电路96在位线26上提供了所 有需要的电流偏置。在这样的实施例中，余量偏置电路96仅在位线26上提供可变的偏置 电流量，在上面的实施例中，分别提供四（4)微安、九（9)微安、和十四（14)微安用于余量 "0"测试、正常读取操作和余量" 1"测试。
[0069] 在某些实施例中，引起电压的电流也可根据被用于引起电流的电阻来引用。这样， 余量偏置电路96和上拉电路98可以被理解为，和此所述的附加偏置电流不同或除此所述 的附加偏置电流以外，施予偏置电阻。每个电路中晶体管的尺寸将决定电阻的大小。
[0070] 正如余量偏置电路96和上拉电路98为单元10所提供的测试那样，参考保持电路 100和参考上拉电路102提供参考位线单元68的相关测试。在图7b中所示的可选实施例 中，未包括参考保持电路100,且上拉电路102提供参考位线66的预充电。如在多个实施 例中那样，参考位线单元68与单元10的位线在电气上类似或相同，上拉电路102被配置为 迫使参考位线为高，并且参考保持电路100为余量"〇"测试、正常读取和余量"1"测试可变 地分别提供五（5)微安、八（8)微安和十三（13)微安。余量偏置电路96和参考保持电路 100可在本领域已知的可被可靠配置为提供预定和可选的电流量的任何电子电路中选择。
[0071] 图8a、图8b和图8c是图7a和图7b的部分的不例框图，分别说明余量"1"测试、 正常读取操作和余量"〇"。在图8a、图8b和图8c的所有图中，上拉电路98将位线26预充 电至VDD。在图8a中，余量偏置电路96被配置为用于单元10的余量" 1"测试并产生十四 (14)微安的电流。如果给反相器94的输入电压维持在反相器94的转换阈值之下，可确定 单元10具有用于读取逻辑" 1"的足够余量。
[0072] 在图8b中，余量偏置电路96被配置用于正常读取操作并产生九（9)微安的电流。 根据具体情况，单元10可预期已准确地显示存储其中的数字位，且反相器可预期已基于位 线26上的电压在反相器94的转换阈值之上或之下而准确地报告存储其中的数字位的性 质。
[0073] 在图8c中，余量偏置电路96被配置用于单元10的余量"0"测试并产生四（4)微 安的电流。如果给反相器94的输入电压维持在反相器94的转换阈值之上，可确定单元10 具有用于读取逻辑"〇"的足够余量。
[0074] 图9是余量偏置电路96和上拉电路98的示意图。余量偏置电路96包括P-沟道 金属氧化物半导体晶体管104、106 (或如本领域已知的"PM0S"晶体管），其尺寸设为用以从 电流源107镜像得到五（5)微安的电流。在实施例中，晶体管104和106分别约为一（1) 毫米X二百八十（280)纳米和五（5)毫米X二百八十（280)纳米。在实施例中，当进行 余量"0"测试时，2. 0V电源增加到约为2. IV以增加进入感测电路54(图5)的潜在漏电流。 在实施例中，提供电流源107用于余量" 1"测试。
[0075] 余量偏置电路96还包括PM0S晶体管110和112,其尺寸设为分别用于提供四（4) 微安和五（5)微安电流。在实施例中，提供晶体管108和109以用于当数据被锁存在锁存 器92 (图7a和图7b)后切断晶体管110和112中的电流以省电。在所述实施例中，晶体管 110和112分别通过晶体管108和109控制电流传送。在实施例中，晶体管110、112、108 和109提供用于正常读取的电流，晶体管110和108提供用于余量"0"读取的电流，并且晶 体管110、108、112、109、104、106和电流源107提供用于余量"1"读取的电流。需要强调的 是，晶体管104、106、108、109、110、112仅提供在位线26上提供偏置电流的一种方法的说明 性实施例，晶体管104、106、108、109、110、112的尺寸是可基于其被应用的情况而加以选择 的。
[0076] 图10是感测电路54的框图。感测放大器114通过列多路复用器52和52'（图 10中未示出）提供的多路复用被连接到所选的位线26,即分别有一个感测放大器连接到线 24、44中的每个所选单元10、30。在实施例中，每个线24或44中的二十二个单元10或30 分别导致二十二个感测放大器114被列解码块56和多路复用器52和52'所选中。线116 为余量偏置电路96 (图7a和图7b)和上拉电路98 (图7a和图7b)提供控制信号和偏置电 流以预充电每个位线26,提供读取操作和余量测试。在实施例中，锁存器92、反相器94、余 量偏置电路96和上拉电路98是感测电路54的组件。
[0077] 在某些情况下，位线26上的瞬变可表现为在其他位线26上的噪音。这样的噪音 可能干扰感测放大器114检测被选中用于读取的单元10、30中所存储数据的能力。感测放 大器可加入预放电电路以解决这样的问题。一旦特定单元10、30已被选中以进行读取，不 对应于将要读取的特定单元10、30的位线26可被驱动至预确定状态。在实施例中，感测电 路54和列多路复用器52和52'的电路对未选中的位线26提供预放电。感测电路114和 列多路复用器52和52'的预放电电路可被配置为：在读取所选单元10、30前，将与将要读 取的特定单元10、30不相关的位线26驱动为地电位。这样，不对应于所选单元10、30的位 线26上的瞬变可被避免，从而所选单元10、30的位线26上的噪音可被降低。
[0078] 图11是提供存储器阵列（诸如存储模块50)的流程图。在存储模块50上提供了 多个闪存单元10和ROM存储单元30。在实施例中，如本领域已知的，在一个或多个硅片上 制造闪存单元10和ROM存储单元30。在实施例中，至少闪存单元10的其中一些和至少一 些ROM存储单元30在同一硅片上制造。提供（1102)包括至少列解码块56和行解码器70 的寻址电路。在实施例中，寻址电路的至少某部分被提供在和所述的至少一些闪存单元10 和ROM存储单元30相同的硅片上。
[0079] 图12是使用存储器阵列（诸如存储模块50)的流程图。如上所述的寻址电路被 用于寻址（1200)闪存单元10和ROM存储单元30二者。包括至少感测电路54的读取电路 读取（1202)闪存单元10和ROM存储单元30二者。
[0080] 图13a是操作存储模块（诸如存储模块50)的流程图。各个数据位（诸如存储单 元10、30)被选择性地被耦合到（1300)电压感测电路（诸如感测电路54)。所述数据位中 的各个位通过至少余量偏置电路96和上拉电路98被选择性地偏置（1302)。至少部分基于 多个数据位中单个位的电压或由该单个位所施予的电压，读取（1304)数据位的数据状态。 如果读取（1304)是余量测试，则确定（1306)电压是否对应于正确的数据状态。余量测试 可以是余量高测试，即余量"1"测试，或者余量低测试，即如上所述的余量"〇"测试。余量 偏置电路96被用于可选地偏置（1308)所选数据位。在读取（1304)该数据位之前，不对应 于该数据位的位线26可被预放电（1310)，并且在实施例中，在读取（1304)该数据位之前， 每个不对应于该数据位的位线26可被预充电。
[0081] 图13b是利用如图13a所示的基本相同步骤的可替换的流程图，不过该可替换的 流程图规定了图13a中步骤的特定顺序以及对所选位线26预充电（1312)的额外步骤。
[0082] 由此，公开了具有闪存单元和ROM存储单元的存储器阵列的实施例和方法。本领 域的技术人员将理解本发明可通过除在此公开的实施例之外的实施例来实施。出于说明而 非限制的目的给出所公开的实施例，且本发明只受限于随附的权利要求。
【权利要求】
1. 一种配置为存储多个数据位的存储器阵列，包括： 多个闪存单元； 多个ROM存储单元；以及 操作地耦合到所述多个闪存单元和所述多个ROM存储单元的寻址电路，所述寻址电路 被配置为寻址所述多个闪存单元和所述多个ROM存储单元二者。
2. 根据权利要求1所述的存储器阵列，其中所述多个数据被排列在位线中；其中所述 多个闪存单元具有闪存位线地址间隔，其中所述多个ROM存储单元具有ROM位线地址间隔， 并且其中所述多个闪存单元的闪存位线地址间隔近似等于所述多个ROM存储单元的ROM位 线地址间隔。
3. 根据权利要求2所述的存储器阵列，进一步包括操作地耦合到所述多个闪存单元和 所述多个ROM存储单元二者的读取电路，所述读取电路被配置为读取所述多个闪存单元和 所述多个ROM存储单元二者。
4. 根据权利要求3所述的存储器阵列，其中所述存储器阵列由单个存储器阵列组成， 并且其中所述单个存储器阵列包括所述多个闪存单元和所述多个ROM存储单元二者。
5. 根据权利要求4所述的存储器阵列，其中所述存储器阵列进一步包括开销电路，所 述开销电路包括电源、电压发生器和寻址模块的至少其中之一，所述多个闪存单元和所述 多个ROM存储单元二者共享所述开销电路。
6. -种提供配置为存储多个数据位的存储器阵列的方法，包括步骤： 在单个阵列中提供多个闪存单元和多个ROM存储单元；以及 提供寻址电路，所述寻址电路操作地耦合到所述多个闪存单元和所述多个ROM存储单 元二者，并且被配置为寻址所述多个闪存单元和所述多个ROM存储单元二者。
7. 根据权利要求6所述的方法，其中所述多个数据被排列在位线中；其中所述多个闪 存单元具有闪存位线地址间隔，其中所述多个ROM存储单元具有ROM位线地址间隔，并且其 中所述多个闪存单元的闪存位线地址间隔近似等于所述多个ROM存储单元的ROM位线地址 间隔。
8. 根据权利要求7所述的方法，进一步包括提供读取电路的步骤，所述读取电路操作 地耦合到所述多个闪存单元和所述多个ROM存储单元二者，所述读取电路被配置为读取所 述多个闪存单元和所述多个ROM存储单元二者。
9. 根据权利要求8所述的方法，进一步包括提供开销电路的步骤，所述开销电路包括 电源、电压发生器和寻址模块的至少其中之一，所述多个闪存单元和所述多个ROM存储单 元二者共享所述开销电路。
10. -种使用配置为存储多个数据位的存储器阵列的方法，所述存储器阵列在单个阵 列中具有多个闪存单元和多个ROM存储单元，该方法包括步骤： 利用所述多个闪存单元和所述多个ROM存储单元二者公用的寻址电路来寻址所述多 个闪存单元和所述多个ROM存储单元二者； 利用所述多个闪存单元和所述多个ROM存储单元二者公用的读取电路来读取所述多 个闪存单元和所述多个ROM存储单元二者。
11. 根据权利要求11所述的方法，其中所述多个数据被排列在位线中；其中所述多个 闪存单元具有闪存位线地址间隔，其中所述多个ROM存储单元具有ROM位线地址间隔，并且 其中所述多个闪存单元的闪存位线地址间隔近似等于所述多个ROM存储单元的ROM位线地 址间隔。
12.根据权利要求11所述的方法，其中所述存储器阵列具有开销电路，所述开销电路 包括电源、电压发生器和寻址模块的至少其中之一，所述多个闪存单元和所述多个ROM存 储单元二者共享所述开销电路。
【文档编号】G11C16/04GK104160451SQ201380013172
【公开日】2014年11月19日 申请日期:2013年3月4日 优先权日:2012年3月7日
【发明者】K·K·沃尔什, P·B·帕特森, G·W·本顿, J·D·威尔金森 申请人:美敦力公司