一种双位无结闪存存储器及其编程、擦除和读取方法
【技术领域】
[0001]本发明涉及半导体技术领域，更具体地，涉及一种双位无结闪存存储器及其编程、擦除和读取方法。
【背景技术】
[0002]随着现代CMOS器件的PN结之间距离已到亚50nm阶段，极高的掺杂浓度梯度非常必要，这大大增加了工艺制造的难度。在器件沟道长度小于50nm的情况下，超浅结技术对于抑制短沟效应非常有效，但控制PN结的深度和其剖面却很困难。并且，由于热退火的高昂成本，使得形成超浅结对于未来的3D多层堆叠器件的工艺来说是一个瓶颈。
[0003]SONOS (Si Iicon-Oxide-Nitride-Oxide-Si I icon,娃-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，它使用了氮化硅(Si3N4)、而不是多晶硅来充当存储材料。它的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编程电压和更高的编程-擦除循环次数，是一个较为活跃的研究、开发热点。
[0004]SONOS相对于传统浮栅晶体管闪存，有着更好的数据保持特性，氮化硅层是局域化的电荷存储单元，与传统浮栅晶体管利用导体多晶硅存储电子不同，在氧化层有少量缺陷时，不会造成全部数据的突然丢失。
[0005]传统的多位存储技术简介:存储器存储单元依靠浮栅中存贮的电子数不同区分O和1，具有较高的可靠性，在高达le5的擦除周期时，存储器存储单元的阈值电压差仍能达到4V。这一特点使采用multiple level cell (多位存储)技术成为可能。所谓multiplelevel cell技术，就是根据存储器存储单元浮栅中所存储电子数量的不同，将其划分为四个等级，用于分别代表00、01、10、11四个存储状态，实现一个cell (单元)存储两位数据。原始的single level cell技术，浮栅中电子数约为250个，阈值电压处于较低的水平，代表存储状态I ;而电子数为4000到6000个时，阈值电压较高，代表存储状态O。而multiplelevel cell技术，除原来的两种情况分别代表存储状态00和11外，新加入了两个中间值，即电子数为1500到2500代表存储状态00，电子数为3000到3500代表存储状态10。这样就实现了在一个cell里存储两位数据，较原来在集成度上有了成倍的提高。
[0006]可是，传统的浮栅多位存储技术有其固有缺陷:
[0007]第一，要求稳定的电荷存储。multiple level cell技术四个状态之间电荷数相差比较小，所以对漏电率要求更高，大约要求漏电率小于I个电子每天；
[0008]第二，要求精确的读数据电路。multiple level cell技术要求更高的电荷感应以区分00、01、10、11四个状态，一般要通过很复杂的电路来实现，所以读取速度也较慢；
[0009]第三，要求精确的电子注入机制。multiple level cell技术要求注入浮栅的电子数更加精确，而且要进行更加复杂的验证，确保存储数据的正确性，所以电路结构更加复杂，写入与擦除的速度也较慢。
[0010]无结晶体管首先由Jean-Pierre Colinge等人于2010年发表在Nature上的文章“Nanowire transistors without junct1ns”提出。它的工作原理在于使用均勾掺杂衬底代替源漏结构，从而消除了晶体管原有的PN结的结构，减小了工艺复杂度并且提高了晶体管的性能。在这种没有PN结的晶体管中，利用栅的开关作用控制晶体管的导电性达到开关的效果。关断时栅电压小于阈值电压，中间沟道部分被耗尽而关断。器件导通时栅电压大于等于阈值电压，中间沟道部分形成并能导电。传统的无结晶体管衬底是均匀掺杂而没有源漏的PN结的结构，故其可以省去形成源漏的工艺流程和离子扩散热过程，并且不需增加新的光罩，因而大大节省了工艺步骤和成本。
[0011]因此，如何利用无结晶体管结构设计一种新的SONOS闪存结构，以解决传统浮栅多位存储技术存在的电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷，成为业界一个待以解决的课题。
【发明内容】
[0012]本发明的目的在于克服现有技术存在的上述缺陷，提供一种双位无结闪存存储器及其编程、擦除和读取方法，可解决传统浮栅多位存储技术存在的电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷。
[0013]为实现上述目的，本发明的技术方案如下:
[0014]—种双位无结闪存存储器，包括:
[0015]P型衬底，所述衬底中具有均匀重掺杂N型杂质的源端、漏端和沟道区域；以及
[0016]建立在所述源端、漏端之间的所述衬底上的SONOS闪存结构，所述SONOS闪存结构自下而上依次包括衬底硅层、栅氧化层、氮化硅层、氧化层、P型重掺杂的多晶硅控制栅，所述氮化硅层包括用于存储电荷的第一、第二存储位，所述重掺杂区域具有使所述SONOS闪存在关断时能完全耗尽该区域电子的厚度；
[0017]其中，当所述第一存储位编程时，通过对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，以在所述控制栅与漏端之间产生强电场，引起形成的热空穴的带带隧穿效应，空穴在所述栅极电压的作用下由所述漏端注入所述氮化硅层，并被漏端侧所述第一存储位处的所述氮化硅层的陷阱捕获而存储于其中完成编程；当所述第二存储位编程时，通过对所述控制栅施加负的栅极电压，对所述源端施加正的源端电压，对所述漏端接地，以在所述控制栅与源端之间产生强电场，引起形成的热空穴的带带隧穿效应，空穴在所述栅极电压的作用下由所述源端注入所述氮化硅层，并被源端侧所述第二存储位处的所述氮化硅层的陷阱捕获而存储于其中完成编程。
[0018]优选地，所述源端、漏端和沟道区域均匀重掺杂有N型杂质砷。
[0019]优选地，所述砷的掺杂浓度为1E-19?1.5E-19/cm3。
[0020]优选地，所述均匀重掺杂区域的厚度不超过20nm。
[0021]优选地，所述控制栅的栅长不超过40nm。
[0022]—种双位无结闪存存储器的编程、擦除和读取方法，所述双位无结闪存存储器包括:P型衬底，所述衬底中具有均匀重掺杂N型杂质的源端、漏端和沟道区域；以及建立在所述源端、漏端之间的所述衬底上的SONOS闪存结构，所述SONOS闪存结构自下而上依次包括衬底硅层、栅氧化层、氮化硅层、氧化层、P型重掺杂的多晶硅控制栅，所述氮化硅层包括用于存储电荷的第一、第二存储位，所述重掺杂区域具有使所述SONOS闪存在关断时能完全耗尽该区域电子的厚度；
[0023]该编程方法包括:利用带带隧穿热空穴注入方式进行，在所述第一存储位编程时，对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，以在所述控制栅与漏端之间产生强电场，引起形成的热空穴的带带隧穿效应，空穴在所述栅极电压的作用下由所述漏端注入所述氮化硅层，并被漏端侧所述第一存储位处的所述氮化硅层的陷阱捕获而存储于其中完成编程；在所述第二存储位编程时，对所述控制栅施加负的栅极电压，对所述源端施加正的源端电压，对所述漏端接地，以在所述控制栅与源端之间产生强电场，引起形成的热空穴的带带隧穿效应，空穴在所述栅极电压的作用下由所述源端注入所述氮化硅层，并被源端侧所述第二存储位处的所述氮化硅层的陷阱捕获而存储于其中完成编程；
[0024]该擦除方法包括:利用沟道FN隧穿擦除机制进行，对所述控制栅施加正的栅极电压，对所述源、漏端分别施加相同的负电压，以在所述控制栅与源、漏端及衬底之间产生强电场，形成一个空间上均匀的FN隧穿机制，在所述控制栅与源、漏端及衬底之间强电场的作用下，沟道中的电子对所述栅氧化层进行了 FN隧穿并注入所述氮化硅层的所述第一、二存储位中完成擦除；
[0025]该读取方法包括:采用反向读取方式进行读操作，当需要读取第一存储位的状态时，对所述源端施加正的源端电压，对所述漏端接地，并使所述控制栅悬浮；当需要读取第二存储位的状态时，对所述漏端施加正的漏端电压，对所述源端接地，并使所述控制栅悬浮。
[0026]优选地，在所述第一存储位编程时，对所述控制栅施加-6?-4v的栅极电压，对所述漏端施加4?6v的漏端电压，对所述源端接地；在所述第二存储位编程时，对所述控制栅施加-6?-4v的栅极电压，对所述源端施加4?6v的源端电压，对所述漏端接地。
[0027]优选地，擦除时，对所述控制栅施加13?16v的栅极电压，对所述源、漏端分别施加-4?-2v的相同电压。
[0028]优选地，当需要读取第一存储位的状态时，对所述源端施加1.6v的源端电压，对所述漏端接地，并使所述控制栅悬浮；当需要读取第二存储位的状态时，对所述漏端施加
1.6v的漏端电压，对所述源端接地，并使所述控制栅悬浮。
[0029]优选地，所述源端、漏端和沟道区域均匀重掺杂有N型杂质砷，所述砷的掺杂浓度为1E-19?1.5E-19/cm3，注入能量为2.5?4kev，注入剂量为1E14?2E19/cm2，形成的所述均匀重掺杂区域的厚度不超过20nm，所述控制栅的栅长不超过40nm。
[0