用于降低存储器的写入最低供电电压的设备的制作方法
【专利摘要】描述了一种用于存储器元件的写入最低供电电压的自感降低的设备。该设备包括：耦合至第一供电节点的具有交叉耦合的反相器的存储器元件；耦合至所述第一供电节点和第二供电节点的功率器件，所述第二供电节点耦合至电源；以及具有耦合至字线的栅极端子、耦合至存储器元件的第一端子以及耦合至位线的第二端子的存取器件，所述位线用于在写入操作之前被预放电至逻辑低电平。
【专利说明】用于降低存储器的写入最低供电电压的设备
【背景技术】
[0001]高性能微处理器和芯片上系统(SoC)包括被用作寄存器堆、低级高速缓存等的多个嵌入式存储器阵列，它们通常与微处理器的芯电路共享相同的电源电压。文中的术语“芯”一般是指用于运行机器代码的非外围电路(即，非I/o电路)。例如，浮点单元、运行单元、算术逻辑单元等都是芯的部分。
[0002]随着更低的功耗正在变为微处理器和SoC的性能基准，嵌入式存储器阵列被设计为以包括最低工作电压(Vmin)在内的宽电源范围工作。例如，所述宽电源范围的高端允许嵌入式存储器阵列以更高的功耗为代价更快地工作，而所述宽电源范围的低端则允许嵌入式存储器阵列以更低的功耗工作。
[0003]文中的术语“最低工作电压(Vmin) ”通常指存储器位单元能够针对既定性能规格成功地进行操作的最低工作电源水平。文中的术语“写入Vmin(WVmin) ”通常指存储器位单元能够在预定义时间周期内成功地完成写入操作的最低工作电源水平。
[0004]可以通过提高形成存储器单元的晶体管的尺寸，S卩，通过增大存储器位单元的写入存取/上拉器件的W/L而降低WVmin。但是，这样的尺寸提高增大了存储器阵列的总体尺寸。
【专利附图】
【附图说明】
[0005]通过下文给出的详细说明以及本公开内容的各种实施例的附图，本公开的实施例将得到更加充分的理解，但是不应将所述说明和附图看作使本公开内容局限于具体实施例，具体实施例只用于说明和理解。
[0006]图1是根据本公开内容的一个实施例的用于降低存储器单元的写入最低供电电压(Vmin)的高级设备。
[0007]图2是根据本公开内容的一个实施例的具有用于写入Vmin(WVmin)的自感降低的功率器件的存储器位单元。
[0008]图3是根据本公开内容的一个实施例的另一具有用于WVmin的自感降低的功率器件的存储器位单元。
[0009]图4是根据本公开内容的一个实施例的用于生成能够实现WVmin的自感降低的控制信号的逻辑单元的高级架构。
[0010]图5是根据本公开内容的一个实施例的例示WVmin的自感降低的所述存储器位单元的各个节点处的波形。
[0011]图6是根据本公开内容的一个实施例的包括用于降低存储器单元的WVmin的设备的智能装置的系统级图示。
【具体实施方式】
[0012]WVmin受到存储器位单元写入存取与(位单元的交叉耦合的反相器的)上拉器件之间的争用和/或写入完成操作的限制。一种克服针对WVmin的限制方式，即降低WVmin的方式是提高写入存取/上拉器件的尺寸。但是，这样的技术提高了位单元的总面积和功耗，因而提高了具有位单元的嵌入式存储器阵列的面积。
[0013]克服WVmin限制的另一种方法是使位单元的电源(Vcc)动态地塌落。将这样的方法称为“写入辅助技术”，其中，故意使存储器单元列的电源(CVcc)瞬间塌落(即，从Vcc电平降至逻辑低电平，例如，Vss)以克服各个位单元中的写入争用。但是，在较低的供电电压上，写入辅助技术中的CVcc塌落的幅度/持续时间因共享相同CVcc的同一列上的未被选择的单元的滞持而受到限制。此外，常规的“被迫” Vcc塌落对于每一写入操作在各个存储器单元上引发一致的Vcc下降，并假定最坏情况写入受限位单元。
[0014]至少部分或全部实施例可以解决本文中所讨论的问题。在一个实施例中，采用P器件或者P器件的组向一列共享CVcc的存储器单元提供电源。在一个实施例中，耦合于电源Vcc (芯电源)和CVcc (通往位单元的电源)之间的P器件为位单元提供了通往电源Vcc的弱电源连接，因而允许在节点CVcc上存在较高的电源下降。CVcc上的较高的电源下降有助于克服位单元中的上拉器件的争用。
[0015]在一个实施例中，在写入操作之前将写入位线(WBL)预先放电至逻辑低电平(例如，地或Vss)。在这样的实施例中，在断言(assert)写入字线(WffL)时，即，位单元的存取晶体管导通时，将耦合至上拉器件和存取晶体管的位单元节点朝向逻辑低电平(例如，Vss)预放电。在这样的实施例中，通过位单元的上拉器件来自动地实现CVcc上的电源电压下降，即，发生CVcc的自感塌落或降低，从而得到更低的WVmin。
[0016]在一个实施例中，在短时间间隔之后，在所述位线之一(根据数据极性)从其预放电电平Vss转变为Vcc时，CVcc节点从自感塌落恢复，并朝向Vcc (芯电源)升高，从而允许位单元完成写入操作。在这一实施例中，位单元在高增益(亚稳)区域内工作，直到位线从它们的预放电电平朝向Vcc转变为止。在一个实施例中，通过在存储器处于非活动状态时，例如，在存储器未被使用或者处理器处于睡眠模式时使WBL从Vcc预放电至Nss而实现进一步的电量节约。在一个实施例中，通过使WBL相对于WffL延迟而进一步降低WVmin。例如，通过使WBL与WffL之间具有30%的延迟而增大CVcc上的电压降。
[0017]文中的实施例描述了作为八晶体管(8T)静态随机存取存储器(SRAM)的存储器单元。但是，所述实施例不限于8T SRAM。文中公开的实施例适于任何具有交叉耦合的反相器件的存储器单元，所述反相器件存储可受到一个或多个存取晶体管访问的位值。例如，文中的实施例适用于NT SRAM，其中，“N”是大于等于4的整数，还适用于内容可寻址存储器(CAM)等。
[0018]具有文中的各实施例中所讨论的引起CVcc上的电源电平的自感塌落或降低的设备的一种技术效果在于通过位单元器件的强度来确定CVcc下降。如文中所讨论的，位单元中的交叉耦合单元的上拉P器件越强，所引发的争用就越大，因而可能产生最坏情况的写入受限单元。
[0019]但是，借助CVcc上的电源的自感塌落或降低，位单元中的交叉耦合单元的上拉P器件越强，所提供的(自感)电压下降就越高，从而缓和了更强争用的影响。因而，在一些实施例中，不同的位单元将在CVcc上引发不同的下降量，其取决于该位单元的上拉器件强度。在这样的实施例中，位单元根据交叉耦合单元中的上拉器件的强度来取得CVcc上的自裁量下降。
[0020]与由最坏情况滞持控制的被迫Vcc塌落技术相比，文中的各实施例中所讨论的引起CVcc上的电源电平的自感塌落或降低的设备容许较高的CVcc下降。被迫Vcc塌落技术将在CVcc上引起作为故意行为的大幅下降，其可以降低针对同一 CVcc节点上的未选择存储器单元的滞持的裕量。相反，CVcc上的电源的自感塌落或降低允许较高的滞持裕量。
[0021]在下述说明中，将讨论很多细节以提供对本公开内容的实施例的更加透彻的解释。但是，显然，对于本领域技术人员而言，能够在不需要这些具体的细节的情况下实践本公开的实施例。在其他情况下，通过方框图的形式而未详细地示出了公知的结构和器件，以避免对本公开的实施例造成混淆。
[0022]注意，在所述实施例的对应附图中，采用线表示信号。某些线较粗，其表示具有更多的构成信号通路，和/或在一个或多个末端具有箭头，其指示原始信息流向。这样的指示并非旨在构成限制。相反，联系一个或多个示范性实施例使用所述线能够促进对电路或逻辑单元的更容易的理解。任何所代表的根据设计需要或偏好指定的信号都可以实际包括一个或多个可以沿任一方向传播并且可以采用任何类型的信号方案实施的信号。
[0023]在说明书中通篇采用的以及在权利要求中采用的“连接”一词是指被连接的东西之间的直接电连接，而没有任何中间装置。“耦合”一词要么是指所连接的东西之间的直接电连接，要么是指通过一个或多个无源或有源中间器件的间接连接。“电路” 一词是指一个或多个被布置为相互协作以提供预期功能的无源和/或有源部件。“信号” 一词是指至少一个电流信号、电压信号或数据/时钟信号。单数冠词的含义包括复数个指代物。“在……内’，的含义包括“在……内”和“在……上”。
[0024]除非另行说明，否则就文中的使用而言，采用次序形容词“第一”、“第二”、“第三”等描述共同的对象只是为了表明正在引述类似对象的不同实例，而不是意在暗示如此描述的对象必须在时间、空间、等级或者任何其他方面具有既定的顺序。文中的“换算”一词大体上是指将电路设计和布局从一种加工技术转移至另一种加工技术。文中的词语“基本上”、“大约”、“大致”是指处于目标值的+/-10-20%之内。
[0025]出于文中描述的实施例的目的，晶体管是包括漏极端子、源极端子、栅极端子和体块(bulk)端子的金属氧化物半导体(MOS)晶体管。源极和漏极端子可以是等同的端子，在文中可互换使用。本领域技术人员将认识到，在不背离本公开的范围的情况下可以采用其他晶体管，例如，双极结型晶体管——BJT PNP/NPN、BiCMOS、CMOS、eFET等。文中的词语“MN”指示η型晶体管(例如，NMOS、NPN、BJT等)，词语“ΜΡ”指示ρ型晶体管(例如，PM0S、
[0026]图1是根据本公开内容的一个实施例的用于降低存储器单元的WVmin的高级设备100。在一个实施例中，所述设备包括存储器单元101、功率器件102、逻辑单元103和延迟单元104。在一个实施例中，存储器单元101包括一个或多个具有交叉耦合器件的位单元。在一个实施例中，存储器单元101是6Τ SRAM。在另一实施例中，存储器单元101是8T SRAM。
[0027]在一个实施例中，功率器件102耦合至存储器单元101。在这一实施例中，功率器件102提供Vcc到CVcc节点的弱连接，其中，CVcc节点向存储器单元供电，而Vcc则是主电源(或芯电源)。
[0028]在一个实施例中，功率器件102包括一个或多个耦合于Vcc与CVcc之间的ρ型器件。在一个实施例中，所述一个或多个P型器件总是出于导通状态。在其他实施例中，根据逻辑单元103生成的pctrl信号控制(即导通或截止)所述一个或多个P型器件。
[0029]在一个实施例中，在WBL被预放电至逻辑低电平(例如，Vss)时，逻辑单元103生成用以开启功率器件102的pctrl信号。在这一实施例中，写入字线(WffL)受到断言，即导通。在一个实施例中，当WBL在写入操作期间被预放电至逻辑低电平时，逻辑单元103生成用以关闭功率器件102的pctrl信号。
[0030]在一个实施例中，只有在写入操作期间(WffL导通时)并且在将两条WBL (WBL和WBLx)都被预放电至逻辑低电平(例如，Vss)时，pctrl才使功率器件102关闭。在一个实施例中，在待机模式下，pctrl信号使功率器件102开启，以保持位单元内的数据。
[0031]在一个实施例中，逻辑单元103包括逻辑NOR栅极，其对写入位线(WBL和WBLx)施加逻辑NOR运算，使其输出与写入字线(WffL)进行逻辑AND运算。在一个实施例中，逻辑单元102是脉冲发生逻辑，其中，pctrl信号是脉冲信号。
[0032]在一个实施例中，延迟单元104用于在写入操作期间使WBL相对于WffL延迟。在一个实施例中，可通过软件或硬件对WBL和WffL之间的延迟编程。在一个实施例中，将所述延迟设为时钟相位(例如，图4的WR CLK)的20-30%。在其他实施例中，将所述延迟设置为时钟相位的不同百分比。
[0033]图2是根据本公开内容的一个实施例的电路200，其具有耦合至用于WVmin的自感降低的功率器件102的存储器位单元101/201。在这一实施例中，将6T SRAM单元耦合至功率器件102。6T SRAM单元101/201是公知的，将不再对其详细描述。6T SRAM单元101/201包括交叉耦合器件，即背对背反相器MPl、丽1、MP2和丽2 ；以及至少两个存取器件丽3和丽4。存取器件丽3受到WffL控制，其将WBLx耦合至Bitx节点。存取器件MN4受到WffL控制，并将WBL耦合至Bit节点。
[0034]功率器件102的各个实施例被示为102a、102b和102c。在一个实施例中，功率器件102a包括ρ型器件MPPl，该器件的源极和漏极端子分别Vcc和CVcc之间，其栅极端子受到pctrl信号控制。在另一实施例中，如图所示，功率器件102b包括两个相互串联耦合的P型器件MPPl和MPP2。在另一实施例中，如图所示，功率器件102c包括三个相互串联耦合的P型器件MPPl、MPP2和MPP3。在其他实施例中，可以在Vcc和CVcc之间采用更多的ρ型晶体管。在一些实施例中，所述P器件具有可编程强度。在一个实施例中，能够通过使多个器件相互并联而对所述P器件的强度编程。
[0035]在一个实施例中，处于列中的一组位单元共享相同的CVcc节点。在一个实施例中，该组位单元的尺寸是4、8、16之一。在其他实施例中，通过其他数量的位单元形成具有公共节点CVcc的组。形成该组的位单元的数量取决于CVcc上的下降量以及完成写入操作的时间。
[0036]尽管文中的实施例描述了串联耦合的ρ器件，但是可以采用串联和并联晶体管(P型和/或η型器件)的组合提供适当的电阻，从而在功率器件102开启时使得CVcc上产生充分的下降。在一些实施例中，所述串联和并联晶体管的组合可以具有一些具有可编程强度的晶体管。
[0037]在一个实施例中，在写入操作之前，将WBL预放电至逻辑低电平(例如，地或Vss)。在这样的实施例中，在断言WWL时，S卩，位单元的存取晶体管导通时，将耦合至上拉器件和存取晶体管的位单元节点朝向逻辑低电平(例如，Vss)预放电。在这样的实施例中，通过6T SRAM位单元101/201的上拉器件MPl和ΜΡ2自动实现CVcc上的电源电压下降，S卩，发生CVcc的自感塌落或降低。
[0038]在一个实施例中，在写入操作之前，将WBL预放电至逻辑低电平(例如，地或Vss)。在这样的实施例中，在断言WWL时，S卩，6T SRAM位单元101/201的存取晶体管丽3和MN4导通时，将耦合至上拉器件MPl和MP2以及存取晶体管丽3和MN4的节点Bitx和Bit分别朝向逻辑低电平(例如，Vss)放电。在这样的实施例中，功率器件102通过6T SRAM位单元101/201的上拉器件MPl和MP2自动实现CVcc上的电源电压下降，S卩，发生CVcc的自感塌落或降低。
[0039]在一个实施例中，在短时间间隔之后，在所述位线之一(根据数据极性)从其预放电电平Vss转变为Vcc时，CVcc节点通过功率器件102从自感塌落中恢复，并朝向Vcc (芯电源)升高，从而允许6T SRAM位单元101/201完成写入操作。在这一实施例中，6T SRAM位单元101/201在高增益(亚稳)区域内工作，直到位线从其预放电电平朝向Vcc转变为止。
[0040]图3是根据本公开内容的一个实施例的具有耦合至用于写入Vmin的自感降低的功率器件的另一种存储器位单元的电路300。在这一实施例中，存储器位单元是8T SRAM位单元101/301。8T SRAM位单元101/301是公知的，因而不再对其详细讨论。处于图2的6TSRAM 101/201之上的两个额外晶体管是串联的丽5和MN6。将丽5的栅极端子耦合至节点Bit0将丽5的源极端子耦合至逻辑低电平(例如，地或Vss)。将丽5的漏极端子耦合至MN6的源极端子。MN6的栅极端子受到读取字线信号(RWL)的控制。将MN6的漏极端子耦合至本地读取位线(LBL)。
[0041]8T SRAM位单元101/301具有解耦的读取和写入端口，所述端口可用于采用一般低于图2的6T SRAM单元101/201的WVmin的WVmin来提供快速读取和写入操作。重新参考图3，在一个实施例中，如参考图2讨论的，采用功率器件102向节点CVcc提供弱电源。
[0042]在一个实施例中，在写入操作之前，将WBL预放电至逻辑低电平(例如，地或Vss)。在这样的实施例中，在断言WWL时，S卩，位单元的存取晶体管导通时，使耦合至上拉器件和存取晶体管的位单元节点朝向逻辑低电平(例如，Vss)放电。在这样的实施例中，通过8TSRAM位单元101/301的上拉器件MPl和MP2来自动地实现CVcc上的电源电压下降，即，发生CVcc的自感塌落或降低。
[0043]在一个实施例中，在写入操作之前，将WBL预放电至逻辑低电平(例如，地或Vss)。在这样的实施例中，在断言WWL时，S卩，8T SRAM位单元101/301的存取晶体管丽3和MN4导通时，将耦合至上拉器件MPl和MP2以及存取晶体管丽3和MN4的节点Bitx和Bit分别朝向逻辑低电平(例如，Vss)放电。在该时间期间，RWL为逻辑低。
[0044]在这样的实施例中，功率器件102通过8T SRAM位单元101/301的上拉器件MPl和MP2来自动地实现CVcc上的电源电压下降，即，发生CVcc的自感塌落或降低。
[0045]在一个实施例中，在短时间间隔之后，在所述位线之一(根据数据极性)从其预放电电平Vss转变为Vcc时，CVcc节点通过功率器件102从自感塌落中恢复，并朝向Vcc (芯电源)升高，从而允许8T SRAM位单元101/301完成写入操作。在这一实施例中，8T SRAM位单元101/301在高增益(亚稳)区域内工作，直到位线从其预放电电平朝向Vcc转变为止。
[0046]在一个实施例中，通过在存储器处于非活动状态期间，例如，在存储器未被使用或者处理器处于睡眠模式时使WBL从Vcc预放电至Nss来实现进一步的电量节约。在一个实施例中，通过使WBL相对于WffL延迟而进一步降低WVmin。例如，通过使WBL和WffL之间具有30%的延迟来增大CVcc上的电压降。
[0047]图4是根据本公开内容的一个实施例的用于生成用以实现WVmin的自感降低的控制信号的逻辑单元的高级架构400。在一个实施例中，架构400包括WffL解码器401、WffL驱动器402、WffL复制解码器403、可编程延迟单元404和WBL驱动器405，从而向位单元101提供WBL和WBLx信号。在一个实施例中，WffL复制解码器403跨越过程电压和温度(PVT)条件跟踪从时钟信号(CLK)的断言/解除断言到WffL的延迟。在一个实施例中，可编程延迟单元404调整WffL相对于WBL的延迟。
[0048]在一个实施例中，WffL解码器401对字线解码，以访问适当的位单元的列。根据地址输入，字线解码器输出之一呈逻辑高，其将选择特定行的位单元进行写入操作。在一个实施例中，WffL驱动器402接收WffL解码器401的输出WLIN，所述驱动器生成WffL信号，从而使得WffL信号在WBL信号之前发生转变。在一个实施例中，WffL驱动器402是反相器。在一个实施例中，WBL驱动器405是用于将两条位线都预放电至Vss的动态驱动器。
[0049]在一个实施例中，延迟元件404包括可编程反相器延迟链，其用于在写入操作期间设定WffL相对于WBL的延迟。在一个实施例中，使数据输入预位线启用信号(WBL EN)进行逻辑AND运算，从而在时间间隔T2之后向WBL和WBLx上施加适当的逻辑值。
[0050]图5是根据本公开内容的一个实施例的例示写入Vmin的自感降低的存储器位单元101/201/301的各个节点处的波形500。在这一图示中，x轴是时间，y轴是电压，水平虚线根据指示是Vcc或者Vss，而垂直虚线是时间点tl-t4。将参考图1-4解释所述波形。
[0051]使WBL相对于WLIN延迟可编程量T2。如文中所讨论的，通过使WBL相对于WffL(或WLIN)延迟而观察到了额外的WVmin下降。信号Bit和Bitx分别在t2上断言和解除断言。在t3处，WLIN从逻辑低电平转变为逻辑高电平，其表明写入操作的结束。在t4上，信号转变至其稳态电平，其指示写入操作的结束。在t4上，能够启动下一写入操作。
[0052]图6是根据本公开的一个实施例的计算装置1600(例如，智能装置)的系统级图示，所述计算设备所包括的处理器具有用于一个或多个存储器单元内的WVmin的自感降低的设备。图6还示出了可以采用平直表面接口连接器的移动装置的实施例的方框图。在一个实施例中，计算装置1600表示移动计算装置，例如，计算平板电脑、移动电话或智能电话、支持无线的电子阅读器或者其他无线移动装置。应当理解，只是大致示出了所述部件中的某些部件，并未在装置1600中示出这样的装置的所有部件。
[0053]在一个实施例中，计算设备1600包括具有用于一个或多个存储器单元中的WVmin的自感降低的设备100的第一处理器1610以及具有用于一个或多个存储器单元中的WVmin的自感降低的设备100的第二处理器1690。在一个实施例中，设备100还用于存储器子系统 1660。
[0054]本公开的各种实施例还可以包含1670内的诸如无线接口之类的网络接口，从而可以将系统实施例结合到诸如蜂窝电话或个人数字助理的无线装置内。
[0055]在一个实施例中，处理器1610可以包括一个或多个物理装置，例如，微处理器、应用处理器、微控制器、可编程逻辑装置或其他处理机构。处理器1610执行的处理操作包括可以在其上运行应用和/或装置功能的操作平台或操作系统的运行。所述处理操作包括与和作为用户的人或者和其他装置之间的1/0(输入/输出)相关的操作、与功率管理相关的操作和/或与将计算机装置1600连接至另一装置相关的操作。所述处理操作还可以包括与音频I/O和/或与显示I/O相关的操作。
[0056]在一个实施例中，计算装置1600包括音频子系统1620，其表示与向所述计算装置提供音频功能相关的硬件(例如，音频硬件和音频电路)和软件(例如，驱动程序、编码译码器)部件。音频功能可以包括扬声器和/或耳机输出以及传声器输入。可以将用于这样的功能的装置集成到计算装置1600内，或者将其连接至计算装置1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令而与计算装置1600相互作用。
[0057]显示子系统1630表示为用户提供可视和/或触感显示，使其能够与计算装置1600交互的硬件(例如，显示装置)和软件(例如，驱动程序)部件。显示子系统1630包括显示接口 1632，其包括用于向用户提供显示的具体屏幕或硬件装置。在一个实施例中，显示接口 1632包括与处理器1610分离的逻辑，其用于执行至少某种与所述显示相关的处理。在一个实施例中，显示子系统1630包括为用户既提供输出又提供输入的触摸屏(或者触控板)
>j-U ρ?α装直。
[0058]I/O控制器1640表示与和用户之间的交互相关的硬件装置和软件部件。I/O控制器1640可用于管理作为音频子系统1620和/或显示子系统1630的部分的硬件。此外，I/O控制器1640示出了面向连接至计算装置1600的额外装置的连接点，用户可以通过其与所述系统交互。例如，能够附着至计算装置1600的装置可以包括传声器装置、扬声器或者立体声系统、视频系统或者其他显示装置、键盘或小键盘装置或者其他供读卡机或其他装置等特定应用使用的I/O装置。
[0059]如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630相互作用。例如，通过传声器或其他音频装置的输入能够为计算装置1600的一个或多个应用或功能提供输入或命令。此外，能够代替显示输出或者除显示输出之外提供音频输出。在另一个范例中，如果显示子系统包括触摸屏，那么所述显示装置还充当输入装置，该装置可以至少部分受到I/O控制器1640管理。在计算装置1600上还可以有额外的按钮或开关，以提供受到I/O控制器1640管理的I/O功能。
[0060]在一个实施例中，I/O控制器1640管理诸如加速度计、照相机、光传感器或其他环境传感器之类的装置或者其他能够包含到计算装置1600中的硬件。所述输入可以是直接用户交互的部分，也可以是向所述系统提供环境输入，以影响其操作(例如，对噪声的过滤、调整显示器以进行亮度检测、为照相机施加闪光或者其他特征)。
[0061]在一个实施例中，计算装置1600包括功率管理1650，其管理电池功率使用、电池充电以及与节能操作相关的特征。存储器子系统1660包括用于存储装置1600内的信息的存储装置。存储器可以包括非易失性(如果对存储装置的供电中断那么状态不发生变化)和/或易失性(如果对存储装置的供电中断那么状态不确定)存储装置。存储器1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据以及与计算装置1600的应用和功能的运行相关的系统数据(不管是长期的还是暂时的)。
[0062]也可以将实施例的元件提供成用于存储计算机可读指令(例如，实施文中讨论的任何其他过程的指令)的机器可读介质(例如，存储器1660)。所述机器可读介质(例如，存储器1660)可以包括但不限于闪速存储器、光盘、CD-ROM、DVD、ROM、RAM、EPROM、EEPROM、磁或光卡或者其他类型的适于存储电子或计算机可读指令的机器可读介质。例如，可以将本公开的实施例作为计算机程序(例如，B1S)进行下载，可以通过通信链路(例如，调制调解器或网络连接)通过数据信号将其从远程计算机(例如，服务器)转移至请求计算机(例如，客户端)。
[0063]连接1670包括能够使计算装置1600与外部装置通信的硬件装置(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序、协议组)。所述装置可以是单独的装置，例如，其他计算装置、无线接入点或基站以及外围装置，例如，耳机、打印机或其他装置。
[0064]连接1670可以包括多种不同类型的连接。为了进行概括，将计算装置1600示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672大体是指通过无线载波提供的，例如，通过GSM(全球移动通信系统)或者其变型或衍生品、CDMA(码分多址)或者其变型或衍生品、TDM(时分多路复用)或者其变型或衍生品或者其他蜂窝服务标准提供的蜂窝网络连接。无线连接1674是指非蜂窝的无线连接，其可以包括个人区域网(例如，蓝牙、近场等)、局域网(例如，W1-Fi)和/或广域网(例如WiMax)或者其他无线通信。
[0065]外围连接1680包括用于实施外围连接的硬件接口和连接器以及软件部件(例如，驱动程序、协议组)。应当理解，计算装置1600既可以是其他计算装置的外围设备(“通往”1682)，也可以具有与之连接的外围装置(“来自”1684)。计算装置1600通常具有连接至其他计算装置的“对接”连接器，从而实现诸如对计算机装置1600上的内容进行管理(例如，下载和/或上载、改变、同步)的目的。此外，对接连接器能够允许计算装置1600连接至某些外围装置，从而允许计算装置1600控制对(例如)视听系统或其他系统的内容输出。
[0066]除了专有对接连接器或其他专有连接硬件之外，计算装置1600还能够通过公共的或者基于标准的连接器实施外围连接1680。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何一种)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、Firewire或其他类型。
[0067]在说明书中提到“实施例”、“一个实施例”、“一些实施例”或者“其他实施例”是指在至少一些实施例中但是未必在所有实施例中包括联系所述实施例描述的具体特征、结构或特性。“实施例”、“一个实施例”或者“一些实施例”的各种形式的出现未必全部都指同一实施例。如果说明书陈述“可以”、“或许”或者“可能”包括某一部件、特征、结构或特性，那么就是说不要求包含该具体的部件、特征、结构或特性。如果说明书或者权利要求以单数冠词提及元件，那么其不表示只有一个所述元件。如果说明书或权利要求提到“额外的”元件，那么其不排除有不只一个额外元件。
[0068]此外，可以在一个或更多实施例中通过任何适当的方式结合所述特定特征、结构、功能或特点。例如，只要是在与第一和第二实施例相关的具体特征、结构、功能或特点不相互排斥的地方，就可以使这两个实施例相结合。
[0069]尽管已经结合本公开的具体实施例描述了本公开，但是考虑到上述说明，本领域技术人员显然可以认识到这样的实施例的很多替代方案、修改和变化。
[0070]例如，可以使“写入辅助技术”与提供CVcc上的自感下降的功率器件102结合。在一个实施例中，将下拉器件(未示出)耦合至CVcc节点，从而将CVcc节点拉至低或逻辑低电平，由此使CVcc塌落以降低WVmin。在一个实施例中，在判断功率器件102对CVcc造成的自感下降因未解决位单元内的争用而不足以引起WVmin的降低时使所述下拉器件能够造成CVcc的塌落。在其他实施例中，所述下拉器件是作为备用WVmin降低技术启用的。
[0071]本公开内容的实施例旨在涵盖所有这样的替代方案、修改和变型，从而使它们落在所附权利要求的广延范围内。
[0072]此外，在所给出的附图当中可能示出了，也可能没有示出与集成电路(IC)芯片和其他部件的公知的电源/接地连接，其目的在于简化图示和讨论，从而不对本公开内容造成模糊。此外，布置可能是按照方框图的形式示出的，其目的是为了避免对本公开内容造成模糊，而且还鉴于这样的事实，即关于这样的方框图的实现的细节高度依赖于要实施本公开的平台(即，这样的细节应当充分地处于本领域技术人员的能力范围内)。在为了描述本公开内容的示范性实施例而阐述了细节(例如，电路)的地方，本领域技术人员显然应当认识到，可以在无需这些细节的情况下或者可以采用这些细节的变型实践本公开。因而，应当将说明书视为是示范性的，而非限制性的。
[0073]下面的例子属于其他实施例。可以在一个或多个中的任何地方采用所述例子中的细节。文中描述的设备的所有任选特征都可以相对于方法或过程实施。
[0074]例如，在一个实施例中，所述设备包括:耦合至第一供电节点的具有交叉耦合的反相器的存储器元件；耦合至第一供电节点和第二供电节点的功率器件，所述第二供电节点耦合至电源；以及具有耦合至字线的栅极端子、耦合至存储器元件的第一端子和耦合至位线的第二端子的存取器件，所述位线用于在写入操作之前被预放电至逻辑低电平。
[0075]在一个实施例中，所述设备还包括在写入操作之前使位线预放电的逻辑单元。在一个实施例中，所述逻辑单元可用于在存储器处于非活动状态时对所述位线预放电。在一个实施例中，所述设备还包括延迟单元，其可用于使位线的断言或解除断言相对于字线延迟。
[0076]在一个实施例中，所述功率器件包括ρ型器件。在一个实施例中，所述功率器件包括在第一供电节点和第二供电节点之间串联耦合到一起的P型器件的组。在一个实施例中，所述功率器件具有处于所述第一供电节点和所述第二供电节点之间的可编程电阻。在一个实施例中，所述功率器件用于当在写入操作期间将位线预放电至逻辑低电平时接收用以关闭所述功率器件的脉冲信号。在一个实施例中，所述功率器件用于当在写入操作期间使位线转变为逻辑高电平之后被开启。
[0077]在一个实施例中，所述存储器元件和存取器件是6T SRAM单元的部分。在一个实施例中，所述存储器元件和所述存取器件是8T SRAM单元的部分。在一个实施例中，所述交叉耦合的反相器包括相对应的P型器件，所述器件具有耦合至第一供电节点的第一端子和耦合至至少一个存取器件的第二端子。
[0078]在另一个范例中，在一个实施例中，所述设备包括:可用于向第一供电节点提供电源的具有P型晶体管的功率器件；以及耦合至所述第一供电节点的SRAM存储器单元，所述SRAM存储器单元具有至少两个存取器件，所述存取器件使其相对应的栅极端子耦合至字线，使其相对应的第一端子耦合至SRAM存储器单元的交叉耦合的反相器，使其相对应的第二端子耦合至互补的位线，所述互补的位线用于在写入操作之前被预放电至逻辑低电平。
[0079]在一个实施例中，所述设备还包括用于在写入操作之前使所述互补的位线预放电的逻辑单元。在一个实施例中，所述逻辑单元可用于在存储器处于非活动状态期间对所述互补的位线预放电。
[0080]在一个实施例中，所述SRAM存储器单元是6T SRAM存储器单元。在一个实施例中，所述SRAM存储器单元是8T SRAM存储器单元。在一个实施例中，所述功率器件用于在写入操作期间当互补的位线被预放电至逻辑低电平时接收用于关闭所述功率器件的脉冲信号。在一个实施例中，所述功率器件用于在写入操作期间使互补的位线之一转变为逻辑高电平之后开启。在一个实施例中，所述设备还包括延迟单元，其可用于使所述互补的位线的断言或解除断言相对于字线延迟。
[0081]在另一个范例中，在一个实施例中，一种系统包括具有存储器单元的处理器，所述处理器包括:耦合至第一供电节点的具有交叉耦合的反相器的存储器单元；耦合至所述第一供电节点和第二供电节点的功率器件，所述第二供电节点耦合至电源；以及具有耦合至字线的栅极端子、耦合至存储器元件的第一端子和耦合至位线的第二端子的存取器件，所述位线用于在写入操作之前被预放电至逻辑低电平；以及通信耦合至所述处理器从而允许所述处理器与其他装置通信的无线接口。
[0082]在另一个范例中，一个实施例中的系统包括:具有存储器单元的处理器,其包括:可用于向第一供电节点提供电源的具有P型晶体管的功率器件；以及耦合至所述第一供电节点的SRAM存储器单元，所述SRAM存储器单元具有至少两个使其相对应的栅极端子耦合至字线的存取器件，其中，所述至少两个存取器件使其相对应的第一端子耦合至SRAM存储器单元的交叉耦合的反相器，并且其中，所述至少两个存取器件使其相对应的第二端子耦合至互补的位线，所述互补的位线用于在写入操作之前被预放电至低电平；以及通信耦合至所述处理器从而允许所述处理器与其他装置通信的无线接口。在一个实施例中，所述存储器单元是根据文中讨论的设备所述的存储器单元。在一个实施例中，所述系统还包括通信耦合至所述处理器的显示单元。
[0083]提供了允许读者确定本公开内容的本质和主旨的摘要。摘要应当服从于不可将其用于限制权利要求的范围或含义这样的理解。在此将下述权利要求结合到详细说明当中，每一项权利要求本身都代表一个独立的实施例。
【权利要求】
1.一种设备，包括: 具有交叉耦合的反相器的存储器元件，所述存储器元件耦合至第一供电节点； 功率器件，所述功率器件耦合至所述第一供电节点和第二供电节点，所述第二供电节点耦合至电源；以及 存取器件，所述存取器件具有耦合至字线的栅极端子、耦合至所述存储器元件的第一端子、以及耦合至位线的第二端子，所述位线用于在写入操作之前被预放电至逻辑低电平。
2.根据权利要求1所述的设备，还包括逻辑单元，所述逻辑单元在写入操作之前对所述位线预进行放电。
3.根据权利要求2所述的设备，其中，所述逻辑单元用于在存储器处于非活动状态期间对所述位线进行预放电。
4.根据权利要求1所述的设备，还包括延迟单元，所述延迟单元用于使所述位线的断言或解除断言相对于所述字线延迟。
5.根据权利要求1所述的设备，其中，所述功率器件包括P型器件。
6.根据权利要求1所述的设备，其中，所述功率器件包括在所述第一供电节点与所述第二供电节点之间串联耦合到一起的P型器件的组。
7.根据权利要求1所述的设备，其中，所述功率器件具有位于所述第一供电节点与所述第二供电节点之间的可编程电阻。
8.根据权利要求1所述的设备，其中，所述功率器件用于当在写入操作期间所述位线被预放电至所述逻辑低电平时，接收用以关闭所述功率器件的脉冲信号。
9.根据权利要求1所述的设备，其中，所述功率器件用于当所述位线在写入操作期间转变为逻辑高电平之后开启。
10.根据权利要求1所述的设备，其中，所述存储器元件和所述存取器件是6TSRAM单元和8T SRAM单元的至少其中之一的部分。
11.根据权利要求1所述的设备，其中，所述交叉耦合的反相器包括相对应的P型器件，其中，所述P型器件的第一端子与所述第一供电节点耦合，且所述P型器件的第二端子与至少一个存取器件耦合。
12.—种设备,包括: 具有P型晶体管的功率器件，所述功率器件用于向第一供电节点提供电源；以及 耦合至所述第一供电节点的SRAM存储器单元，所述SRAM存储器单元具有至少两个存取器件，所述至少两个存取器件的相对应的栅极端子耦合至字线，所述至少两个存取器件的相对应的第一端子耦合至所述SRAM存储器单元的交叉耦合的反相器，所述至少两个存取器件的相对应的第二端子耦合至互补的位线，所述互补的位线用于在写入操作之前被预放电至逻辑低电平。
13.根据权利要求12所述的设备，还包括逻辑单元，所述逻辑单元在写入操作之前对所述互补的位线进行预放电。
14.根据权利要求13所述的设备，其中，所述逻辑单元用于在存储器处于非活动状态期间对所述互补的位线进行预放电。
15.根据权利要求12所述的设备，其中，所述SRAM存储器单元是6TSRAM存储器单元或8T SRAM存储器单元的至少其中之一。
16.根据权利要求12所述的设备，其中，所述功率器件用于当在写入操作期间所述互补的位线被预放电至所述逻辑低电平时，接收用以关闭所述功率器件的脉冲信号。
17.根据权利要求12所述的设备，其中，所述功率器件用于在所述互补的位线在写入操作期间转变为逻辑高电平之后开启。
18.根据权利要求12所述的设备，还包括延迟单元，所述延迟单元用于使所述互补的位线的断言或解除断言相对于所述字线延迟。
19.一种系统,包括: 具有存储器单元的处理器，所述处理器根据设备权利要求1至11中的任意一项或者根据设备权利要求12至18中的任意一项；以及 无线接口，所述无线接口通信耦合至所述处理器以允许所述处理器与其他装置进行通?目。
20.根据权利要求19所述的系统，还包括显示单元，所述显示单元通信耦合至所述处理器。
【文档编号】G11C7/10GK104321818SQ201380028608
【公开日】2015年1月28日 申请日期:2013年6月5日 优先权日:2012年6月28日
【发明者】J·P·库尔卡尼, M·M·黑勒亚, J·W·查汉茨, B·M·戈伊什肯斯, V·K·德 申请人:英特尔公司