兼容标准cmos工艺的超低功耗伪差分结构非易失性存储器的制造方法
【专利摘要】本发明公开了一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，解决了功耗高的问题，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元由控制管、第一读取管、第二读取管、第一选择管和第二选择管五个晶体管组成，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明的编程和擦除操作均利用FN隧穿效应，解决功耗高的问题；仅利用五个晶体管构成类似差分结构，集成度高，面积小，可靠性增强，提高了读取速度。
【专利说明】兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储 器
【技术领域】
[0001] 本发明属于微电子【技术领域】，涉及半导体集成电路的存储技术，更具体地，是兼容 标准CMOS工艺的超低功耗伪差分结构非易失性存储器。
【背景技术】
[0002] 许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作 芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的 情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。
[0003] 目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、 电可擦除可编程只读存储器EEPR0M和快闪存储器Flash Memory。另外还有铁电存储器 FeRAM、磁性随机存储器MRAM和相变存储器0UM等近年来出现的新型的非易失性存储器，其 研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工 艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储 器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的 限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。
[0004] 为了解决上面论述的几个问题，也有较多的方案提出了能够与标准工艺兼容的存 储单元结构，避免了附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片 的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN， Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而 FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。
【发明内容】
[0005] 本发明的目的是提供一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存 储器来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，解决功耗高的 问题；仅仅利用五个晶体管构成类似差分结构，由于不是完全对称的结构因此成为伪差分 结构，面积小，集成度高，输出差分信号增加其可靠性，并且有助于配合使用差分结构的灵 敏放大器，提高读取速度。
[0006] 具体的技术方案如下：
[0007] -种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，包括多个存储 单元，每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和第二 选择管M05五个晶体管组成，其中控制管M01是由源极、漏极、阱三端相连构成电容形式的 器件，其源极P03、漏极P01、阱P02三端连接，构成控制端口 CG ;第一读取管M02的源极P04 与其阱P05连接一起，构成第一读取端口 RP1 ;第二读取管M03的漏极P10连接至第二读取 端口 RP2 ;控制管M01、第一读取管M02和第二读取管M03三个晶体管的栅极互连形成一个 封闭的浮栅FG ;两个选择管M04和M05的栅极互连构成选择端口 SEL ;第二读取管M03、第 一选择管M04和第二选择管M05共享一个衬底第一 P阱PW ;第一选择管M04的漏极P07与 第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03的源极P12 相连；第一选择管M04和第二选择管M05的源极分别作为存储单元的两个差分信号的输出 端口 D01和输出端口 D00。
[0008] 所述存储单元结构中的控制管M01的栅极面积大于第一读取管M02和第二M03的 栅极面积。
[0009] 所述控制管M01、第一读取管M02为PM0S晶体管，第二读取管M03、第一选择管M04 和第二选择管M05均为NM0S晶体管。
[0010] 所述控制管M01驻留在第一 N阱NW1中；第一读取管M02驻留在第二N阱NW2中； 第二读取管M03与第一选择管M04和第二选择管M05驻留在第一 P阱PW中。
[0011] 所述的第一 N阱、第二N阱之间由浅沟槽区域隔离，所述的P阱为目前常用的双阱 工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入， 深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定。所述NM0S晶体管均驻 留在相同的P阱之中。
[0012] 所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04 和第二选择管M05的栅氧化层厚度均相同。
[0013] 所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04 和第二选择管M05均为单层多晶硅栅结构。
[0014] 所述存储单元中的控制端口 CG、第一读取端口 RP1、第二读取端口 RP2三个端口由 于电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。
[0015] 所述存储单元中的浮栅FG为N型杂质掺杂。
[0016] 所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。
[0017] 所述控制管M01采用N阱电容结构或带有源漏注入的N阱电容结构。
[0018] 所述的存储单元引出的控制端口 CG、第一读取端口 RP1、第二读取端口 RP2、选择 端口 SEL在进行不同的操作时施加不同的电压组合。
[0019] 采用本发明取得的技术效果：
[0020] (1)本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要 额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市 时间，极其适用于成本控制比较严格的场合。（2)本发明是一种伪差分结构，仅仅利用三个 晶体管来构成浮栅，输出差分的电流信号，占用面积相比全差分的结构要小很多，所以它集 成密度高（3)本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效 应导致的功耗过高的缺点。（4)本发明中浮栅为N型掺杂，极大的提高了隧穿的效果。可以 缩短擦写周期，还可以一定程度的降低编程和擦除时的高电压。（5)本发明的存储单元是 差分信号的输出，并且输出的差分信号的差别非常大，所以单元的读取速度比较快，可靠性 高。（6)本发明提出了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情 况下可以迅速的达到稳定，有利于提高擦写速度。
【专利附图】
【附图说明】
[0021] 图1是本发明中单个存储单元的结构图；
[0022] 图2是本发明中存储单元的横截面结构图；
[0023] 图3是本发明中控制管M01为M0S电容结构的器件截面示意图和俯视示意图；
[0024] 图4是本发明中控制管M01为N阱电容结构的器件截面示意图和俯视示意图；
[0025] 图5是本发明中控制管M01为带有源漏注入的N阱电容结构的器件截面示意图和 俯视不意图；
[0026] 图6是本发明中第一读取管M02栅极为N型掺杂的俯视图；
[0027] 图7是本发明的整体结构示意图。
【具体实施方式】
[0028] 以下将参考附图详细描述本发明实施例的兼容标准CMOS工艺的超低功耗伪差分 结构非易失性存储器。
[0029] 参照图7,本发明由完全相同的存储单元组成，本实例的存储单元为16个，即存储 器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以利 用块存储阵列来增加存储容量。从图7中可以看出，每一行中，所有存储单元的控制端口 CG 互相连接在一起；所有的选择端口 SEL连接在一起；每一列中，所有的第一读取端口 RP1连 接在一起；所有第二读取端口 RP2连接在一起，这样就构成了整个存储器的结构。
[0030] 参照图1，每个存储单元仅包括5个晶体管，所有的晶体管均为单多晶硅栅结构和 相同厚度的栅氧化层，因此该存储单元与标准CMOS工艺兼容。
[0031] 每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和 第二选择管M05五个晶体管组成。其中控制管M01是由源极、漏极、阱三端相连构成电容形 式的器件，其源极P03、漏极P01、阱P02三端连接，构成控制端口 CG ;第一读取管M02的源 极P04与其阱P05连接一起，构成第一读取端口 RP1 ;第二读取管M03的漏极P10连接至第 二读取端口 RP2 ;控制管M01、两个读取晶体管M02和M03三个晶体管的栅极互连形成一个 封闭的浮栅FG ;两个选择管M04和M05的栅极互连构成选择端口 SEL ;第二读取管M03、第 一选择管M04和第二选择管M05共享一个衬底第一 P阱PW ;第一选择管M04的漏极P07与 第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03的源极P12 相连；两个选择管M04和M05的源极分别作为存储单元的两个差分信号的输出端口 D01和 输出端口 D00。
[0032] 所述存储单元的所有晶体管均驻留在相同的硅衬底SUB上。
[0033] 两个选择管M04和M05是在读取存储单元中信息的状态时工作的。
[0034] 在读取状态时，读取端口会接到电源电压，由于第一读取管M02为PM0S晶体管、第 二读取管M03为NM0S晶体管，他们共用浮栅，浮栅上因含有电子的多少而具有或低或高的 电位，使第一读取管M02、第二读取管M03总是只有一个晶体管会被开启，另外一个处于关 闭状态，因此他们会输出差别较大的电流信号。第一选择管M04和第二选择管M05在选择 端口 SEL的控制下决定两个反相器输出的数据是否传输到位线BL1、位线BL0上去。
[0035] 在写入状态时，不需要将数据传输到位线，因此将在选择端口 SEL偏置低电压使 M04和M05两个晶体管处于关闭状态，防止在写入时高电压引起大电流功耗。
[0036] 如图2所示，本发明的每个存储单元横截面结构图，从图2中可以看到，储单元结 构中的控制管M01放置在第一 N阱NW1中；第一读取管M02放置在第二N阱NW2中；第二 读取管M03与第一选择管M04和第二选择管M05放置在第一 P阱PW中。控制管M01与第 一读取管M02和第二读取管M03栅极面积的比例关系根据具体的情况进行调整。从图2 中还可以看出，控制管的栅极面积要比第一读取管、第二读取管的栅极面积大许多（大于5 倍），这样可以增大控制端对浮栅电势的电压耦合系数，大大降低在编程和擦除时所需要的 高压。各个晶体管具体的尺寸比例根据应用的工艺的不同设计者合理调整。
[0037] 所述存储单元中的浮栅FG为N型杂质掺杂。
[0038] 所述存储单元结构中的第一读取管M02与第二读取管M03在编程和擦除的操作时 也充当隧穿管。擦除的时候第一读取端口 RP1作为隧穿端口；编程的时候第二读取端口 RP2 作为隧穿端口。
[0039] 存储单元结构中的控制管M01可以采用有三种类型：
[0040] 类型一：如图3所示为标准的PM0S晶体管的源极、漏极和阱三端互连构成的M0S 电容结构，图中源极、漏极和N阱接触连接成端口 A，栅极作为另外一个端口 B，这种结构需 要单独的做出阱接触并需要相应的接触孔和金属连线；类型二：如图4所示为N阱电容结 构，图中N阱接触作为端口 C，栅极作为另外一个端口 D，这种结构可以免去类型一中的接触 孔和金属连线，占用的面积更小；类型三：如图5所示的带有源漏注入的N阱电容结构，图 中N阱接触与源漏注入用金属连接在一起作为端口 F，栅极作为另外一个端口 E，这种结构 由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电 容使用，可以在偏置电压的情况下迅速形成稳定状态，从而能够提高擦写速度。
[0041] 第一读取管M02的栅极掺杂的俯视图如图6所示，其中的关键参数d的尺寸根据 工艺的要求确定，参数d的作用主要是为了满足源、漏掺杂过程中的自对准工艺要求；N_ well指代N讲区域；Active指代有源区；SD_D0P指代源漏注入；Contact指代接触孔；N+_ D0P指代栅极进行第一类掺杂类型的区域；Poly指代多晶硅区域。
[0042] 所述存储单元结构中的控制管M01、第一读取管M02、第二读取管M03、第一选择管 M04和第二选择管M05应合理布局其形状和相对位置，以减少寄生电容的影响。
[0043] 表1中列出了本发明所述的存储单元在写"0"、写"1"和读取操作时各个端口偏置 电压情况。其中，CG控制栅端口，RP1为第一读取端口，RP2为第二读取端口，SEL为选择端 口，V DD为电路工作的电源电压，其大小由设计者在设计芯片时根据所采用的工艺库要求选 择，本实施例中的电源电压V DD = 1. 5V，VeND为电路工作的地电压0V，VPE为擦除和编程时需 要的高于V DD的高电压，本实施例中采用的VPE = 10V。本发明中规定：电子隧穿进入浮栅代 表写入数据" 1 "，电子隧穿离开浮栅代表写入数据"〇"。
[0044] 表1存储单元操作电压
[0045]
【权利要求】
1. 一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，包括多个存储单 元，其特征在于：每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管 M04和第二选择管M05五个晶体管组成；其中控制管M01是由源极、漏极、阱三端相连构成 电容形式的器件，其源极P03、漏极P01、阱P02三端连接，构成控制端口 CG ;第一读取管M02 的源极P04与其阱P05连接一起，构成第一读取端口 RP1 ;第二读取管M03的漏极P10连接 至第二读取端口 RP2 ;控制管M01、第一读取管M02、第二读取管M03三个晶体管的栅极互连 形成一个封闭的浮栅FG;第一选择管M04、第二选择管M05的栅极互连构成选择端口 SEL; 第一读取管M03、第一选择管M04、第二选择管M05共享同第一 P阱PW ;第一选择管M04的漏 极P07与第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03 的源极P12相连；第一选择管M04、第二选择管M05的源极分别作为存储单元的两个差分信 号的输出端口 D01、输出端口 D00。
2. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其 特征在于：所述存储单元结构中的控制管M01的栅极面积大于第一读取管M02、第二读取管 M03的栅极面积。
3. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器， 其特征在于：所述控制管M01、第一读取管M02为PM0S晶体管，第二读取管M03、第一选择管 M04、第二选择管M05均为NM0S晶体管。
4. 如权利要求3所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器， 其特征在于：所述控制管M01驻留在第一 N阱NW1中；第一读取管M02驻留在第二N阱NW2 中；第二读取管M03与第一选择管M04、第二选择管M05驻留在第一 P阱PW中。
5. 如权利要求4所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器， 其特征在于：所述的第一 N阱、第二N阱之间由沟槽隔离，所述第二读取管M03、第一选择管 M04、第二选择管M05均作在相同的第一 P阱PW之中。
6. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器， 其特征在于：所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管 M04和第二选择管M05的栅氧化层厚度均相同。
7. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器， 其特征在于：所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管 M04和第二选择管M05均为单层多晶硅栅结构。
8. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其 特征在于：所述控制管M01采用带有源漏注入的N阱电容结构。
9. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其 特征在于：所述存储单元中的控制端口 CG、第一读取端口 RP1、第二读取端口 RP2三个端口 由电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。
10. 如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器， 其特征在于：所述的存储单元引出的控制端口 CG、第一读取端口 RP1、第二读取端口 RP2、选 择端口 SEL在进行不同的操作时施加不同的电压组合。
【文档编号】G11C16/10GK104112476SQ201410347529
【公开日】2014年10月22日 申请日期:2014年7月22日 优先权日:2014年7月22日
【发明者】李建成, 李文晓, 李聪, 尚靖, 王震, 谷晓忱, 郑黎明, 曾祥华, 李 浩 申请人:中国人民解放军国防科学技术大学, 湖南晟芯源微电子科技有限公司