静态随机存储器和时序控制电路的制作方法

本申请涉及存储器领域，具体而言，涉及一种静态随机存储器和时序控制电路。

背景技术：

随着半导体工艺的不断等比例缩小，静态随机存储器(Static Random Access Memory简称为SRAM)在芯片中所占的面积逐渐增大。因此高密度的SRAM能够在一定程度上减小芯片的面积，降低成本。

近年来，SRAM广泛地应用于便携式设备和高性能处理器中。成品率是衡量SRAM性能的重要参数之一。

在SRAM的时序控制电路中，灵敏放大器(SA)使能的时间对于SRAM成品率非常重要。SA使能过早，则电压差太小，无法正确放大读出；SA使能过晚，则浪费了速度和功耗。

目前，SRAM的时序控制电路中，调节延时的结构通常包括：

1、采用传统反相器链结构。其优点是占用面积小，但随着工艺节点不断缩小，存储单元(Bitcell)工艺制程和SRAM外围电路工艺制程不同，影响了成品率。

2、采用Replica技术，复制位线和字线的负载及存储单元，模拟位线放电的时间随着PVT(process，voltage，temperature)的变化，极大地提高了成品率。

然而，随着multi-bank技术不断发展，在这样的设计中，阵列尺寸变化不大，且向越来越小趋势发展，复制单元占用整个SRAM面积的比例增加，这使得SRAM芯片的面积难以减小。

针对现有技术中由于复制单元占用整个SRAM面积的比例增加导致难以减少SRAM芯片的面积的问题，目前尚未提出有效的解决方案。

技术实现要素：

本申请的主要目的在于提供一种静态随机存储器和时序控制电路，以解决由于复制单元占用整个SRAM面积的比例增加导致难以减少SRAM芯片的面积的问题。

为了实现上述目的，根据本申请实施例的一个方面，提供了一种时序控制电路， 所述时序控制电路用于对静态随机存储器中的灵敏放大器进行时序控制。根据本申请的时序控制电路包括：信号输入端，用于接收时钟控制信号；存储模拟单元，与信号输入端相连接，用于在所述时钟控制信号的控制下模拟所述静态随机存储器中存储单元的工艺变化，并根据所述工艺变化输出使能信号；以及信号输出端，与所述存储模拟单元和所述灵敏放大器分别相连接，用于将所述使能信号输出至所述灵敏放大器。

进一步地，所述存储模拟单元包括：传输管，与所述信号输入端相连接，用于模拟所述静态随机存储器中存储单元的传输管；下拉管，与所述传输管相连接，用于模拟所述静态随机存储器中存储单元的下拉管。

进一步地，所述传输管和所述下拉管均为NMOS管，所述传输管的栅极与所述信号输入端相连接，所述下拉管的栅极连接高电平，所述下拉管的漏极连接所述传输管的源极，所述下拉管的源极接地。

进一步地，所述存储模拟单元还包括：反相器，所述反相器的输入端与所述传输管的漏极相连接。

进一步地，所述存储模拟单元还包括：PMOS管，所述PMOS管的源极与所述传输管的漏极相连接，所述PMOS管的漏极连接高电平，所述PMOS管的栅极用于接收复位信号。

进一步地，所述存储模拟单元包括N个存储模拟单元，所述N为大于1的整数，所述N个存储模拟单元首尾相连，其中，所述N个存储模拟单元中第一个存储模拟单元的输入端与所述信号输入端相连接，所述N个存储模拟单元中第N个存储模拟单元的输出端与所述信号输出端相连接。

进一步地，所述N的值由所述静态随机存储器中存储单元中的电压差变化的时间决定。

进一步地，所述N个存储模拟单元中每一个存储模拟单元包括：传输管，用于模拟所述静态随机存储器中存储单元的传输管；下拉管，与所述传输管相连接，用于模拟所述静态随机存储器中存储单元的下拉管。

为了实现上述目的，根据本申请实施例的另一方面，提供了一种静态随机存储器。根据本申请的静态随机存储器包括：灵敏放大器；上述的时序控制电路，与所述灵敏放大器相连接，用于对所述灵敏放大器进行时序控制。

进一步地，所述静态随机存储器还包括：解码和延时控制电路，与所述时序控制电路相连接，用于向所述时序控制电路输出时钟控制信号。

根据本申请实施例，通过利用存储模拟单元20替代复制位线和字线的负载及存储 单元来模拟静态随机存储器中存储单元的工艺变化，从而减小了面积的占用，解决了由于复制单元占用整个SRAM面积的比例增加导致难以减少SRAM芯片的面积的问题，达到了减少时序控制电路占用SRAM面积的效果。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例的时序控制电路的示意图；

图2是根据本申请实施例的存储模拟单元的示意图；

图3是根据本申请实施例的一种优选的时序控制电路的示意图；

图4示出了图3的时序控制电路的信号时序图；

图5是根据本申请实施例的一种静态随机存储器的示意图；以及

图6是根据本申请实施例的时序控制电路与传统结构的仿真对比示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本申请实施例提供了一种时序控制电路。该时序控制电路用于对静态随机存储器中的灵敏放大器进行时序控制。

图1是根据本申请实施例的时序控制电路的示意图。如图1所示，该时序控制电路包括：信号输入端10、存储模拟单元20和信号输出端30。

信号输入端10用于接收时钟控制信号ICLK(Internal CLK)。

存储模拟单元20与信号输入端10相连接，用于在时钟控制信号的控制下模拟静态随机存储器中存储单元的工艺变化，并根据工艺变化输出使能信号SAE。

信号输出端30与存储模拟单元20和灵敏放大器SA分别相连接，用于将使能信号SAE输出至灵敏放大器SA。

存储模拟单元20可以模拟存储单元Bitcell工作模式，反映Bitcell工艺的变化，使得在电压差达到要求时输出使能信号SAE，灵敏放大器在使能信号SAE的触发下对电压差进行放大，避免灵敏放大器使能过早或者过完，从而提高SRAM的成品率。

根据本申请实施例，通过利用存储模拟单元20替代复制位线和字线的负载及存储单元来模拟静态随机存储器中存储单元的工艺变化，从而减小了面积的占用，解决了由于复制单元占用整个SRAM面积的比例增加导致难以减少SRAM芯片的面积的问题，达到了减少时序控制电路占用SRAM面积的效果。

图2是根据本申请实施例的存储模拟单元的示意图。如图2所示，该存储模拟单元包括：传输管NPG和下拉管NPD。

传输管NPG与信号输入端相连接，用于模拟静态随机存储器中存储单元的传输管。下拉管NPD与传输管NPG相连接，用于模拟静态随机存储器中存储单元的下拉管。

进一步地，传输管和下拉管均为NMOS管，如图2方框中所示，传输管NPG和下拉管NPD即为引入的Bitcell器件Pass Gate和Pull Down。

具体地，传输管的栅极与信号输入端相连接，用于接收时钟控制信号ICLK(Internal CLK)。下拉管的栅极连接高电平TH(Tie_high)，下拉管的漏极连接传输管的源极，下拉管的源极接地。

根据本申请实施例，通过利用传输管NPG和下拉管NPD来替代复制位线和字线的负载及存储单元，使得时序控制电路既可以模拟Bitcell工艺的变化，又能够节省面积。

优选地，存储模拟单元还包括反相器，该反相器的输入端与传输管NPG的漏极相连接。该反相器输出端OUT输出使能信号或者延时信号。

优选地，存储模拟单元还包括PMOS管，该PMOS管的源极与传输管的漏极相连接，PMOS管的漏极连接高电平，PMOS管的栅极用于接收复位信号PC(Pre_charge)。

优选地，存储模拟单元包括N个存储模拟单元，N为大于1的整数，N个存储模 拟单元首尾相连，其中，N个存储模拟单元中第一个存储模拟单元的输入端与信号输入端相连接，N个存储模拟单元中第N个存储模拟单元的输出端与信号输出端相连接。

如图3所示，时序控制电路包括多个存储模拟单元20，其中，每一个存储模拟单元20可以是由图2所示的结构组成，即N个存储模拟单元中每一个存储模拟单元包括：传输管，用于模拟静态随机存储器中存储单元的传输管；下拉管，与传输管相连接，用于模拟静态随机存储器中存储单元的下拉管。其中，前一个存储模拟单元20输出的信号作为下一个存储模拟单元20的输入控制信号，最后一个存储模拟单元20输出使能信号SAE。

进一步地，N的值由静态随机存储器中存储单元中的电压差变化的时间决定。具体地，对于N的值可以设置不同的档位，每个档位对应一个具体地存储模拟单元的个数，然后根据预先设置的外部端口来选择所需的档位，从而可以改变有效的N的数目，达到调整使能信号SAE的时间。

由于电压差随着时间逐渐增大，当使能过早时，电压差太小，无法正确放大读出；使能过晚时，则浪费了速度和功耗。本申请实施例中，通过设置多个存储模拟单元20来对使能信号进行延时，使得使能信号SAE能够电压差满足条件时输出至灵敏放大器，从而提高SRAM的成品率。

图3所示的时序控制电路的信号时序如图4所示。

本申请实施例的另一方面，还提供了一中静态随机存储器。

该静态随机存储器包括：灵敏放大器和本申请实施例提供的时序控制电路，其中，时序控制电路与灵敏放大器相连接，用于向对灵敏放大器进行时序控制。

图5是根据本申请实施例的一种静态随机存储器的示意图。如图5所示，该静态随机存储器包括：灵敏放大器SA和时序控制电路502，其中，时序控制电路502输出使能信号SAE至灵敏放大器SA。

静态随机存储器还包括解码和延时控制电路501和字线驱动电路503。解码和延时控制电路501与时序控制电路相连接，用于接收外部时钟信号CLK并向时序控制电路502输出时钟控制信号ICLK(Internal CLK)。

通过上述描述可以得出，本申请实施例的时序控制电路具有以下效果：

与传统结构1相比，本申请实施例的SRAM由于引入了Bitcell器件，可以模拟Bitcell工作模式，反映Bitcell工艺的变化，提高了SRAM成品率。

与传统结构2相比，本申请实施例的SRAM由于省掉了复制字线和位线的电路， 无需占用额外的行和列，能够模拟Bitcell工艺变化，节省了面积。

以1KX32(words x col为1024x128)SRAM为例，40nm PEK采用传统结构2的SRAM面积为21224.57um2。

而采用本结构的SRAM，省掉了复制字线和复制位线，面积为20564.14um2。与传统结构2相比，节省的面积为3.1％。

利用本申请实施例的SRAM，进行归一化的仿真，得到仿真结果如图6所示，其中，BSS_PTT指Bitcell为SS角(corner)，外围电路logic管为TT角(corner)；BTT_PFF指Bitcell为TT角(corner)，外围电路logic管为FF角(corner)。

众所周知，复制字线位线结构能够如实地反映Bitcell器件在所有工艺角下的变化，因此具有很好的稳定性和成品率。从图6可知，本申请实施例的时序控制电路(即本文结构)基本上可以达到与复制字线位线结构同样的性能。传统反相器链结构在Bitcell工艺与外围电路工艺存在偏差时，无法体现Bitcell工艺的变化。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。