DRAM模块、DRAM字元线电压控制电路及控制方法与流程

本发明涉及一种动态随机存取存储器(DRAM)模块，特别涉及一种DRAM字元线电压控制电路。

背景技术：

借由低成本及高密度的优势，DRAM被广泛地使用于各式电子产品(例如：笔记本电脑、平板电脑及智能型手机)。然而，为了维持存取其中的资料，DRAM需要频繁地(每秒数百次)被更新。因此，包含DRAM模块的电子产品将需要额外的功耗。

为了达到移动装置对低功耗的要求，如何降低DRAM模块的功耗实属当前重要研发课题之一。

技术实现要素：

根据本发明提供的动态随机存取存储器字元线电压控制电路、动态随机存取存储器模块及动态随机存取存储器字元线电压控制方法，从而克服现有技术的上述缺陷。

根据本发明的一个实施例，本发明内容公开一种DRAM字元线电压控制电路。DRAM字元线电压控制电路包括感测模块、振荡器以及充电泵。感测模块用于接收第一控制信号及对应于字元线电压信号的回授信号，并根据第一控制信号及对应于字元线电压信号的回授信号产生第二控制信号。振荡器电性连接至感测模块。振荡器用于接收第二控制信号，并当第二控制信号被致能时输出振荡信号。充电泵电性连接至振荡器。充电泵用于当振荡器输出振荡信号时增加字元线电压信号的电压值。

优选地，上述技术方案中，感测模块还用于在第一控制信号被致能且对应于字元线电压信号的回授信号小于临界电压时，致能第二控制信号。

优选地，上述技术方案中，第一控制信号在至少一个动态随机存取存储器更新周期的期间被致能。

优选地，上述技术方案中，第一控制信号被致能长达至少一个动态随机存取存储器更新周期中的一段时间。

优选地，上述技术方案中，第一控制信号在至少一个动态随机存取存储器自我更新周期的期间被禁能。

优选地，上述技术方案中，第一控制信号被禁能长达至少一个动态随机存取存储器自我更新周期中的一段时间。

优选地，上述技术方案中，动态随机存取存储器字元线电压控制电路进一步包括：控制模块，其电性连接至感测模块，控制模块用于产生第一控制信号。

优选地，上述技术方案中，控制模块进一步用于在至少一个动态随机存取存储器更新周期的期间致能第一控制信号。

优选地，上述技术方案中，控制模块用于在至少一个动态随机存取存储器自我更新周期的期间禁能第一控制信号。

根据本发明的一个实施例，本发明内容公开一种DRAM字元线电压控制方法，包含以下步骤：接收第一控制信号及对应于字元线电压信号的回授信号；根据第一控制信号及对应于字元线电压信号的回授信号，产生第二控制信号；接收第二控制信号，并在第二控制信号被致能时输出振荡信号；以及当振荡器输出振荡信号时，增加字元线电压信号的电压值。

优选地，上述技术方案中，根据第一控制信号及对应于字元线电压信号的回授信号产生第二控制信号进一步包括：当第一控制信号被致能且对应于字元线电压信号的回授信号小于临界电压时，致能第二控制信号。

优选地，上述技术方案中，第一控制信号在至少一个动态随机存取存储器更新周期的期间被致能。

优选地，上述技术方案中，第一控制信号在至少一个动态随机存取存储器自我更新周期的期间被禁能。

根据本发明的另一个实施例，本发明内容公开一种DRAM模块。DRAM模块包括感测模块、振荡器及充电泵。感测模块用于接收第一控制信号及对应于字元线电压信号的回授信号，并根据第一控制信号及对应于字元线电压信号的回授信号产生第二控制信号。振荡器电性连接至感测模块。振荡器系用于接收第二控制信号并于第二控制信号被致能时输出振荡信号。充电泵电性连接至振荡器。充电泵系用于当振荡器输出振荡信号时增加字元线电压信号的电压值。

优选地，上述技术方案中，感测模块进一步用于当第一控制信号被致能且对应于字元线电压信号的回授信号小于临界电压时，致能第二控制信号。

优选地，上述技术方案中，第一控制信号在至少一个动态随机存取存储器更新周期的期间被致能。

优选地，上述技术方案中，第一控制信号在至少一个动态随机存取存储器自我更新周期的期间被禁能。

优选地，上述技术方案中，动态随机存取存储器模块进一步包括：控制模块，其电性连接至感测模块，控制模块用于产生第一控制信号。

优选地，上述技术方案中，控制模块进一步用于在至少一个动态随机存取存储器更新周期的期间致能所述第一控制信号。

优选地，上述技术方案中，控制模块用于在至少一个动态随机存取存储器自我更新周期的期间禁能所述第一控制信号。

借由本发明所公开的技术，DRAM字元线电压控制电路的功耗可被降低25.8％。如此一来，DRAM中IDD6的功耗也可有效地被降低。

以下将以实施方式对上述的说明作详细的描述，并对本发明的技术方案提供进一步的解释。

附图说明

为了让本发明的上述和其他目的、特征、优点与实施例更明显易懂，所附附图的说明如下：

图1为根据本发明一个实施例所描述的DRAM字元线电压控制电路的示意图；

图2为根据本发明一个实施例所描述的DRAM字元线电压控制电路的示意图；

图3为字元线电压及传统DRAM字元线电压控制电路中用于增加字元线电压的电压值的振荡器输出信号的示意图；

图4为根据本发明一个实施例所描述的第一控制信号、字元线电压及用于增加字元线电压的电压值的振荡器输出信号的示意图；以及

图5为根据本发明一个实施例所描述的DRAM字元线控制方法的流程图。

具体实施方式

下文举实施例配合所附附图作详细说明，但所提供的实施例并非用于限制本发明所涵盖的范围，而结构操作的描述非用于限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，附图仅以说明为目的，并未根据原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。

关于本文中所使用的“第一”、“第二”、...等，并非特别指称次序或顺位的意思，也非用于限定本发明，其仅仅是为了区别以相同技术用语描述的元 件或操作而已。

另外，关于本文中所使用的“耦接”或“连接”，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，也可指两个或多个元件相互操作或动作。

请参照图1。图1为根据本发明内容一个实施例所描述的DRAM字元线电压控制电路100的示意图。在此实施例中，DRAM字元线电压控制电路100置于DRAM模块(未图示)中。DRAM字元线电压控制电路100包括感测模块110、振荡器120及充电泵130。

感测模块110用于接收第一控制信号105及对应于字元线电压信号(未图示)的回授信号107，并根据第一控制信号105及对应在字元线电压信号的回授信号107产生第二控制信号115。

振荡器120电性连接至感测模块110。振荡器120用于接收第二控制信号115，并当第二控制信号115被致能时输出振荡信号125。振荡信号125可以是周期脉波，但不以此为限。

充电泵130电性连接至振荡器120。充电泵130用于当振荡器120输出振荡信号125时增加上述字元线电压信号的电压值。

在本发明内容一个实施例中，感测模块110进一步用于当第一控制信号105被致能且对应于字元线电压信号的回授信号107小于临界电压时，致能第二控制信号115。临界电压可以是3.2伏特，但不以此为限。因此，当第一控制信号105被致能，且对应于字元线电压信号的回授信号107小于临界电压时，由振荡器120接收的第二控制信号115被致能。如此一来，振荡器120输出振荡信号125，且充电泵130增加字元线电压信号的电压值。

在本发明内容一个实施例中，第一控制信号105在至少一个DRAM更新周期的期间被致能。在本发明内容另一个实施例中，第一控制信号被致能长达至少一个DRAM更新周期中的一段期间。如此一来，倘若在至少一个DRAM更新周期的期间，对应于字元线电压信号的回授信号107小于临界电压，则 感测模块110致能第二控制信号115，且充电泵130增加字元线电压信号的电压值。

在本发明内容一个实施例中，第一控制信号105在至少一个DRAM自我更新周期的期间被禁能。在本发明内容另一个实施例中，第一控制信号105被禁能长达至少一个DRAM自我更新周期中的一段期间。因此，即使在至少一个DRAM自我更新周期的期间，对应于字元线电压信号的回授信号107小于临界电压，振荡器120也不会输出振荡信号，且充电泵也不会增加字元线电压信号的电压值。如此一来，在至少一个DRAM自我更新周期的期间中，增加字元线电压信号电压所需的功耗可被节约。

请参照图2。图2为根据本发明一个实施例所描述的DRAM字元线电压控制电路110a的示意图。与描述于图1的DRAM字元线电压控制电路110相比，DRAM字元线电压控制电路110a进一步包括控制模块210。

控制模块210电性连接至感测模块110。控制模块210用于产生第一控制信号105。

在本发明内容一个实施例中，控制模块210进一步用于在至少一个DRAM更新周期的期间致能第一控制信号105。在本发明内容另一个实施例中，控制模块210用于在至少一个DRAM自我更新周期的期间禁能第一控制信号105。

请参照图3。图3为描述字元线电压300及传统DRAM字元线电压控制电路中用于增加字元线电压300的电压值的振荡器所输出的信号310的示意图。

在图3中时间周期5微秒至25微秒区间，振荡器输出8次振荡信号(图3箭头所指处)，且字元线电压300的电压值因而增加8次。

请参照图4。图4为根据本发明一个实施例所描述的第一控制信号420、字元线电压400及用于增加字元线电压400的电压值的振荡器输出的信号410的示意图。

在图4中时间周期5微秒至25微秒区间，第一控制信号在时间周期A、B间被致能(时间周期A、B区间可以是DRAM更新周期的期间或DRAM更新周期中的一段时间)。如此一来，振荡器仅输出2次振荡信号(图4箭头所指处)，且字元线电压400的电压值仅因而增加2次。根据实验结果，DRAM字元线电压控制电路的功耗可被降低25.8％。

请参照图5。图5为根据本发明一个实施例所描述的DRAM字元线控制方法的流程图。DRAM字元线电压控制方法可以用图1的DRAM字元线电压控制电路100实现，但不以此为限。为了方便及清楚说明起见，在此假设DRAM字元线控制方法由图1的DRAM字元线电压控制电路100实现。

在步骤502中，感测模块110接收第一控制信号105及对应于字元线电压信号的回授信号107。在步骤504中，感测模块110根据第一控制信号105及对应于字元线电压信号的回授信号107产生第二控制信号115。

在步骤506中，振荡器120接收第二控制信号115，并当第二控制信号115被致能时，输出振荡信号125。在步骤508中，当振荡器120输出振荡信号125时，充电泵130增加字元线电压信号的电压值。

借由本发明所公开的技术，DRAM字元线电压控制电路的功耗可被降低25.8％。如此一来，可有效降低DRAM模块中自我刷新电流(self-refresh current,IDD6)的功耗。

尽管本文已参阅附图详细描述了本发明的说明性实施例，但应了解，本发明并不限于彼等相同的实施例。在不脱离由所附申请专利范围定义的本发明的范畴及精神的情况下，本领域技术人员可对本发明进行各种改变及修改。