电源电路、栅极驱动电路及显示模块的制作方法
【专利摘要】本发明公开了一种电源电路、栅极驱动电路及显示模块，该电源电路包含有一第一电荷泵，用来转换一电源电压为一第一高电压及一第一低电压；至少一第二电荷泵，每一第二电荷泵用来提升第一高电压为一第二高电压，提升幅度为一第二电压变异值；以及至少一第三电荷泵，每一第三电荷泵用来降低第一低电压为一第二低电压，降低幅度为一第三电压变异值。第一高电压减去第一低电压的差小于一中压组件耐压门坎。第二电压变异值及第三电压变异值小于中压组件耐压门坎。
【专利说明】
电源电路、栅极驱动电路及显示模块
技术领域
[0001]本发明涉及一种电源电路、栅极驱动电路及显示模块，尤其涉及一种通过逐阶转换电源电压，减少使用高耐压组件的电源电路、栅极驱动电路及显示模块。
【背景技术】
[0002]请参考图1，图1为现有技术一薄膜晶体管(Thin Film Transistor，TFT)液晶显示器10的示意图。液晶显示器10包含有一液晶显示面板(IXD Panel) 100、一源极驱动器102、一栅极驱动器104以及一逻辑控制电路116。液晶显示面板100是由两基板(Substrate)构成，而在两基板间填充有液晶材料(IXD layer)。一基板上设置有复数条资料线(Data Line) 108、复数条垂直于资料线108的扫描线(Scan Line，或称闸线，Gate Line) 110以及复数个薄膜晶体管112，而在另一基板上设置有一共享电极(CommonElectrode)用来经由电压产生器106提供一共享信号Vcom。薄膜晶体管112是以矩阵的方式分布于液晶显示面板100上，每一资料线108对应于液晶显示面板100上的一行(Column)，而扫描线110对应于液晶显示面板100上的一列(Row)，且每一薄膜晶体管112是对应于一像素(Pixel)。此外，液晶显示面板100的两基板所构成的电路特性可视为一等效电容114。
[0003]源极驱动器102与栅极驱动器104会依据欲显示的影像数据分别对不同的资料线108及扫描线110产生输入信号，以控制薄膜晶体管112的导通及等效电容114两端的跨压，进一步地改变液晶分子的排列以及相对应的光线穿透量，使得影像数据得以正确地显示在液晶显示面板100上。逻辑控制电路116用来协调源极驱动器102与栅极驱动器104的操作，例如校正资料线108上源极驱动信号及扫描线110上扫描信号的时序，使得薄膜晶体管112能在正确的时间被开启(扫描信号)，并接收到正确的影像数据(源极驱动信号)。
[0004]按制程需求，液晶显示器10的驱动电路组成主要分为低耐压组件、中耐压组件及高耐压组件。低耐压组件的耐压范围在1.5?1.8伏特，主要用来实现驱动电路中的逻辑控制电路116。中耐压组件的耐压范围在5?6伏特，主要用来实现驱动电路中的影像数据驱动，即源极驱动器102。高耐压组件的耐压范围在25?30伏特，主要用来实现驱动电路中的栅极驱动器104。在这三类组件中，高耐压组件所需的电路布局(layout)面积最大，制造过程中所需的光罩(mask)数目及层构(layer)数目均最多，制造时间最长，制造成本也最尚。
[0005]另外，高耐压组件需要由高压电源电路，例如电荷栗(charge pump)提供高压电流来驱动。举例来说，请参考图2，图2为现有技术一高压电源电路20的示意图。高压电源电路20包含有一两倍压电荷栗201及三倍压电荷栗202、203。两倍压电荷栗201将2.5伏特的一电源电压VDDO转换为一 5伏特的输出电压Vl及一 O伏特的输出电压V2。三倍压电荷栗202将输出电压V1、V2转换为一 15伏特的输出电压V3及一 O伏特的输出电压V4。三倍压电荷栗203将输出电压V1、V2转换为一 5伏特的输出电压V5及一 -10伏特的输出电压V6。由于三倍压电荷栗202、203中的电压范围达15伏特，需使用高耐压组件来实现，更不利于制造时间与制造成本的降低。
[0006]因此，如何通过减少高耐压组件的使用，降低液晶显示驱动电路的制造成本，已成为业界的主要课题之一。
【发明内容】
[0007]因此，本发明的主要目的即在于提供一种电源电路及相关的栅极驱动电路及显示模块。
[0008]本发明公开一种电源电路，包含有一第一电荷栗，用来转换一电源电压为一第一高电压及一第一低电压，其中该第一高电压是该电源电压加上一第一电压变异值，该第一低电压是该电源电压减去一第四电压变异值，且该第一高电压减去该第一低电压的差小于一中压组件耐压门坎；一第二电荷栗，电性耦接于该第一电荷栗，用来提升该第一高电压为一第二高电压，其中该第二高电压是该第一高电压加上一第二电压变异值；以及一第三电荷栗，电性耦接于该第一电荷栗，用来降低该第一低电压为一第二低电压，其中该第二低电压是该第二低电压减去一第三电压变异值；其中，该第二电压变异值及该第三电压变异值小于该中压组件耐压门坎。
[0009]本发明还公开一种栅极驱动电路，用来提供一扫描信号至一液晶显示面板，该栅极驱动电路包含有一 P型晶体管，包含有一栅极，用来接收一控制信号；一源极，用来接收一正电源电压；以及一漏极，电性耦接于该液晶显示面板，用来输出该扫描信号；一N型晶体管，包含有一栅极，用来接收该控制信号；一源极，用来接收一负电源电压；以及一漏极，电性耦接于该P型晶体管的该漏极；以及一电源电路，包含有一第一电荷栗，用来转换一电源电压为一第一高电压及一第一低电压，其中该第一高电压是该电源电压加上一第一电压变异值，该第一低电压是该电源电压减去一第四电压变异值，且该第一高电压减去该第一低电压的差小于一中压组件耐压门坎；一第二电荷栗，电性耦接于该第一电荷栗及该P型晶体管的该源极，用来提升一第一高电压为一第二高电压，其中该第二高电压是该第一高电压加上一第二电压变异值；以及一第三电荷栗，电性耦接于该第一电荷栗及该N型晶体管的该源极，用来降低一第一低电压为一第二低电压，其中该第二低电压是该第一低电压减去一第三电压变异值；其中，该第二电压变异值及该第三电压变异值小于该中压组件耐压门坎。
[0010]本发明还公开一种显示模块，包含有一液晶显示面板；以及一栅极驱动电路，包含有一 P型晶体管，包含有一栅极，用来接收一控制信号；一源极，用来接收一正电源电压；以及一漏极，电性耦接于该液晶显示面板，用来输出一扫描信号至该液晶显示面板；一N型晶体管，包含有一栅极，用来接收该控制信号；一源极，用来接收一负电源电压；以及一漏极，电性耦接于该P型晶体管的该漏极；以及一电源电路，包含有一第一电荷栗，用来转换一电源电压为一第一高电压及一第一低电压，其中该第一高电压是该电源电压加上一第一电压变异值，该第一低电压是该电源电压减去一第四电压变异值，且该第一高电压减去该第一低电压的差小于一中压组件耐压门坎；一第二电荷栗，电性耦接于该第一电荷栗及该P型晶体管的该源极，用来提升一第一高电压为一第二高电压，其中该第二高电压是该第一高电压加上一第二电压变异值；以及一第三电荷栗，电性耦接于该第一电荷栗及该N型晶体管的该源极，用来降低一第一低电压为一第二低电压，其中该第二低电压是该第一低电压减去一第三电压变异值；其中，该第二电压变异值及该第三电压变异值小于该中压组件耐压门坎。
[0011]根据上述实施例，本发明通过逐阶转换电源电压的位准，减少使用高耐压的晶体管，以达到降低制造时间及制造成本的目的。
【附图说明】
[0012]图1为现有技术一薄膜晶体管液晶显示器的示意图。
[0013]图2为现有技术一尚压电源电路的不意图。
[0014]图3为本发明实施例一电源电路的示意图。
[0015]图4为图3的电源电路中一第一电荷栗及二第二电荷栗的示意图。
[0016]图5为图4的第二电荷栗中N型晶体管及P型晶体管的剖面图。
[0017]图6为图5的N型晶体管及P型晶体管的电压变化时序图。
[0018]图7为图3的电源电路中一第一电荷栗及二第三电荷栗的示意图。
[0019]图8为图7的第三电荷栗中N型晶体管及P型晶体管的剖面图。
[0020]图9为图8的N型晶体管及P型晶体管的电压变化时序图。
[0021]图10为本发明实施例一电源电路的示意图。
[0022]图11为图10的电源电路中一第一电荷栗的示意图。
[0023]图12为本发明实施例一栅极驱动电路的示意图。
[0024]其中，附图标记说明如下:
[0025]10液晶显示器
[0026]100液晶显示面板
[0027]102源极驱动器
[0028]104栅极驱动器
[0029]106电压产生器
[0030]108资料线
[0031]110扫描线
[0032]112薄膜晶体管
[0033]114等效电容
[0034]116逻辑控制电路
[0035]20高压电源电路
[0036]201两倍压电荷栗
[0037]202、203三倍压电荷栗
[0038]V1、V2、V3、V4、V5、V6输出电压
[0039]30、80电源电路
[0040]310、810第一电荷栗
[0041]320_1、320_2第二电荷栗
[0042]330_1、330_2第三电荷栗
[0043]VDD、VDDO、VDD2电源电压
[0044]VHl第一高电压
[0045]VLl第一低电压
[0046]VH2第二高电压
[0047]VL2第二低电压
[0048]VH3第三高电压
[0049]VL3第三低电压
[0050]401、405、412、416、423、427、701 ?N 型晶体管
[0051]703、705 ?707、712 ?714、716 ?718、
[0052]801、806、920
[0053]402 ?404、406 ?408、413 ?415、P 型晶体管
[0054]417 ?419、424 ?426、428 ?430、704、
[0055]708、715、719、802 ?805、807、910
[0056]409 ?411、420 ?422、431 ?433、电容
[0057]709 ?711、720 ?722、808 ?810
[0058]V12、V13、Vh2、Vh3电压
[0059]KA、KB、XA、XB、XA1、XB1、控制信号
[0060]XA2、XB2、KAn、KBn、KAo、KBo、
[0061]VG
[0062]N、P、PffELl ?PWEL4、NWELl ?掺杂区
[0063]NWEL4
[0064]90栅极驱动电路
[0065]900位准转换电路
[0066]Gctrl栅极控制信号
[0067]SCAN扫描信号
【具体实施方式】
[0068]请参考图3，图3为本发明实施例一电源电路30的示意图。电源电路30包含有一第一电荷栗(charge pump) 310、第二电荷栗320_1、320_2及第三电荷栗330_1、330_2。第一电荷栗310用来转换一电源电压VDD为一第一高电压VHl及一第一低电压VLl。第一高电压VHl为电源电压VDD加上一第一电压变异值Λ Vl，第一低电压VLl为电源电压VDD减去一第四电压变异值Λ V4，即VHl = VDD+ Δ VI，VLl = VDD- Δ V4。第一高电压VHl减去第一低电压VLl的差须小于一中压组件耐压门坎Vr，例如Vr = 6伏特但不限于此，即VHl-VLl=Δ Vl+Δ V4<6voltSo第二电荷栗320_1用来转换第一高电压VHl为一第二高电压VH2，第二电荷栗320_2用来转换第二高电压VH2为一第三高电压VH3。第二高电压VH2为第一高电压VHl加上一第二电压变异值Λ V2，第三高电压VH3为第二高电压VH2加上第二电压变异值Λ V2，即VH2 = VHl+ Δ V2，VH3 = VH2+ Δ V2。第三电荷栗330_1用来转换第一低电压VLl为一第二低电压VL2，第三电荷栗330_2用来转换第二低电压VL2为一第三低电压VL3 ο第二低电压VL2为第一低电压VLl减去一第三电压变异值Λ V3，第三低电压VL3为第二低电压VL2减去第三电压变异值Λ V3，即VL2 = VLl- Δ V3，VL3 = VL2- Δ V3。须注意的是，第二电压变异值Λ V2及第三电压变异值Λ V3小于中压组件耐压门坎Vr。
[0069]简单来说，通过中压组件耐压门坎Vr的限制，第一电荷栗310、第二电荷栗320_1、320_2及第三电荷栗330_1、330_2中晶体管各端点间的电压差都被限制在小于6伏特。如此一来，相较于现有技术的高压电源电路20，电源电路30可仅由中、低耐压晶体管组件组成，而不需要使用高耐压组件，能达到降低制造时间与制造成本的目的。从另一方面来说，电源电路30采用较多阶段的电路架构，逐阶转换电源电压的位准，而非一次大幅度转换电源电压的位准，因此不需要使用到高耐压的晶体管。
[0070]详细来说，请参考图4，图4为第一电荷栗310及第二电荷栗320_1、320_2的示意图。第一电荷栗310包含有N型晶体管401、405、P型晶体管402?404、406?408、电容409?411。第二电荷栗320_1包含有N型晶体管412、416、P型晶体管402?404、406?408、电容409?411。第二电荷栗320_2包含有N型晶体管423、427、P型晶体管424?426、428?430、电容431?433。第一电荷栗310及第二电荷栗320_1、320_2中的晶体管是由控制信号KA、KB、XA、XB、XA1、XB1、XA2、XB2控制。请继续参考第5、6图，图5为本发明一实施例，其绘示第二电荷栗320_1中N型晶体管412及P型晶体管413?415的剖面图。图6为图5的N型晶体管412及P型晶体管413?415的电压变化时序图。在图6中，控制信号KA、XB、XAU XBl与N型晶体管412及P型晶体管413?415的基极电压的差不超过6伏特，N型晶体管412及P型晶体管413?415可以中耐压组件实现。与图6的实施例相似，图4中其他晶体管各端点间的电压差也不超过6伏特，可以中耐压组件实现，在此不赘述。
[0071]在第一电荷栗310及第二电荷栗320_1、320_2的操作，以第二电荷栗320_1为例，控制信号KA、KB、XA、XB、XAUXBl分别输入至N型晶体管、P型晶体管的栅极。电容420 —端电性耦接于P型晶体管413的漏极及N型晶体管412的漏极，另一端电性耦接于P型晶体管414的源极及P型晶体管415的漏极。电容421 —端电性耦接于P型晶体管417的漏极及N型晶体管416的漏极，另一端电性耦接于P型晶体管418的源极及P型晶体管419的漏极。电容422 —端电性耦接N型晶体管412、416的源极，另一端电性耦接于P型晶体管415、419的源极。因此，当控制信号KA、XB、XB1为逻辑「I」且控制信号KB、XA、XA1为逻辑「O」时，N型晶体管412、P型晶体管414、417、419导通，N型晶体管416、P型晶体管413、415,418截止，电容420储电及电容421输出储存的电荷。相反地，当控制信号KA、XB、XBl为逻辑「O」且控制信号KB、XA、XAl为逻辑「I」时，N型晶体管412、P型晶体管414、417、419截止，N型晶体管416、P型晶体管413、415、418导通，电容421储电及电容420输出储存的电荷。同理，第一电荷栗310、第二电荷栗320_2的操作也大同小异。在此情形下，通过设计控制信号KA、KB、XA、XB、XAl、XBl与N型晶体管412、416及P型晶体管413?415、417?419的基极电压的差不超过6伏特，N型晶体管412、416及P型晶体管413?415、417?419可以中耐压组件实现。
[0072]另外，请参考图7，图7为第一电荷栗310及第三电荷栗330_1、330_2的示意图。第三电荷栗330_1包含有N型晶体管701?703、705?707、P型晶体管704、708、电容709?711。第三电荷栗330_2包含有N型晶体管712?714、716?718、P型晶体管715、719、电容720?722。第一电荷栗310及第三电荷栗330_1、330_2中的晶体管是由控制信号KA、KB、XA、XB、KAn, KBn, KAo, KBo, XAn, XBn控制。请继续参考第8、9图，图8为本发明一实施例，其绘示第三电荷栗330_1中N型晶体管701?703及P型晶体管704的剖面图。图9为图8的N型晶体管701?703及P型晶体管704的电压变化时序图。在图9中，控制信号KAn、KBn、KA、XB与N型晶体管701?703及P型晶体管704的基极电压的差不超过6伏特，N型晶体管701?703及P型晶体管704可以中耐压组件实现。与图9的实施例相似，图7中其他晶体管各端点间的电压差也不超过6伏特，可以中耐压组件实现，在此不赘述。
[0073]需注意的是，图3所示的三阶段电路架构、二倍压电荷栗仅为说明本发明的精神，本领域具通常知识者可根据实际需求做出调整而不限于此。举例来说，请参考图10，图10为本发明实施例一电源电路80的示意图。电源电路80是由电源电路30所衍生，故相同组件以相同符号表示。电源电路80与电源电路30的差异在于一三倍压的第一电荷栗810及一 1.67伏特的电源电压VDD2。第一电荷栗810用来转换电源电压VDD2为5伏特的第一高电压VHl及O伏特的第一低电压VLl。
[0074]详细来说，请参考图11，图11为第一电荷栗810的示意图。第一电荷栗810包含有N型晶体管801、806、P型晶体管802?805、807及电容808?810。晶体管801?807由控制信号KA、KB、XA、XB控制。由图11可知，即使第一电荷栗810是三倍压的电荷栗，通过限制第一高电压VHl减去第一低电压VLl的差小于中压组件耐压门坎Vr = 6伏特，第一电荷栗810中所有晶体管的端点电压差都小于6伏特，可以中耐压组件实现。
[0075]换句话说，对于第一电荷栗310、810而言，只要第一高电压VHl减去第一低电压VLl的差小于6伏特，第一电荷栗310、810可不需要使用到高耐压的晶体管，而与二倍压或三倍压的电路架构无关。相似地，对于第二电荷栗320_1、320_2、第三电荷栗330_1、330_2而言，只要第二电压变异值Λ V2及第三电压变异值Λ V3小于6伏特，第二电荷栗320_1、320_2、第三电荷栗330_1、330_2可不需要使用到高耐压的晶体管。
[0076]在应用上，电源电路30、80可应用在薄膜晶体管(Thin Film Transistor，TFT)液晶显示器的栅极驱动电路。举例来说，请参考图12，图12为本发明实施例一栅极驱动电路90的示意图。栅极驱动电路90用来根据一栅极控制信号Gctrl，产生一扫描信号SCAN至一液晶显示面板(例如图1的液晶显示面板100)，用来控制液晶显示面板上一列像素接收影像数据的时序。栅极驱动电路90包含有一位准转换电路900、一 P型晶体管910、一 N型晶体管920及电源电路30。位准转换电路900用来将O伏特或1.8伏特的栅极控制信号Gctrl转换为15伏特或-10伏特的一控制信号VG。P型晶体管910结合N型晶体管920具有反相器的功能，用来根据控制信号VG，输出电源电路30提供的第三高电压VH3或第三低电压VL3，作为扫描信号SCAN。由于电源电路30不需使用高耐压晶体管，栅极驱动电路90整体的制造成本与制造时间都能获得降低。
[0077]综上所述，为了减少使用高耐压的晶体管，本发明公开一种多阶段架构的电源电路，每个阶段使用的电荷栗都严格限制其压差范围，并通过逐阶段转换电压的方式，可避免使用高耐压的晶体管，来达到降低制造时间与制造成本的目的。
[0078]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种电源电路，其特征在于，包含有: 一第一电荷栗，用来转换一电源电压为一第一高电压及一第一低电压，其中该第一高电压是该电源电压加上一第一电压变异值，该第一低电压是该电源电压减去一第四电压变异值，且该第一高电压减去该第一低电压的差小于一中压组件耐压门坎； 一第二电荷栗，电性耦接于该第一电荷栗，用来提升该第一高电压为一第二高电压，其中该第二高电压是该第一高电压加上一第二电压变异值；以及 一第三电荷栗，电性耦接于该第一电荷栗，用来降低该第一低电压为一第二低电压，其中该第二低电压是该第二低电压减去一第三电压变异值； 其中，该第二电压变异值及该第三电压变异值小于该中压组件耐压门坎。2.如权利要求1所述的电源电路，其特征在于，该中压组件耐压门坎为6伏特。3.如权利要求1所述的电源电路，其特征在于，该第一电荷栗包含有: 一输入端，用来接收该电源电压； 一第一输出端，用来输出该第一高电压； 一第二输出端，用来输出该第一低电压； 一第一 N型晶体管，包含有: 一源极，电性耦接于该第二输出端； 一栅极，用来接收一第一控制信号；以及 一漏极； 一第一 P型晶体管，包含有: 一源极，电性耦接于该输入端； 一栅极，用来接收一第二控制信号；以及 一漏极，电性耦接于该第一 N型晶体管的该漏极； 一第二 P型晶体管，包含有: 一源极； 一栅极，用来接收一第三控制信号；以及 一漏极，电性耦接于该输入端； 一第三P型晶体管，包含有: 一源极，电性耦接于该第一输出端； 一栅极，用来接收该第二控制信号；以及 一漏极，电性耦接于该第二 P型晶体管的该源极； 一第二 N型晶体管，包含有: 一源极，电性耦接于该第二输出端； 一栅极，用来接收一第四控制信号；以及 一漏极； 一第四P型晶体管，包含有: 一源极，电性耦接于该输入端； 一栅极，用来接收该第三控制信号；以及 一漏极，电性耦接于该第二 N型晶体管的该漏极；一第五P型晶体管，包含有: 一源极；一栅极，用来接收该第二控制信号；以及一漏极，电性耦接于该输入端；一第六P型晶体管，包含有:一源极，电性耦接于该第一输出端；一栅极，用来接收该第三控制信号；以及一漏极，电性耦接于该第五P型晶体管的该源极；一第一电容，包含有:一第一端，电性耦接于该第一 P型晶体管的该漏极；以及一第二端，电性耦接于该第二 P型晶体管的该源极；一第二电容，包含有:一第一端，电性耦接于该第四P型晶体管的该漏极；以及一第二端，电性耦接于该第五P型晶体管的该源极；以及一第三电容，电性親接于该第一输出端及该第二输出端之间。4.如权利要求1所述的电源电路，其特征在于，该第二电荷栗包含有:一输入端，用来接收该第一高电压；一输出端，用来输出该第二高电压；一第一 N型晶体管，包含有:一源极；一栅极，用来接收一第一控制信号；以及一漏极；一第一 P型晶体管，包含有:一源极，电性耦接于该输入端；一栅极，用来接收一第二控制信号；以及一漏极，电性耦接于该第一 N型晶体管的该漏极；一第二 P型晶体管，包含有:一源极；一栅极，用来接收一第三控制信号；以及一漏极，电性耦接于该输入端；一第三P型晶体管，包含有:一源极，电性耦接于该输出端；一栅极，用来接收一第四控制信号；以及一漏极，电性耦接于该第二 P型晶体管的该源极；一第二 N型晶体管，包含有:一源极，电性耦接于该第一 N型晶体管的该源极；一栅极，用来接收一第五控制信号；以及一漏极；一第四P型晶体管，包含有:一源极，电性耦接于该输入端；一栅极，用来接收一第六控制信号；以及一漏极，电性耦接于该第二 N型晶体管的该漏极；一第五P型晶体管，包含有:一源极；一栅极，用来接收该第四控制信号；以及一漏极，电性耦接于该输入端；一第六P型晶体管，包含有:一源极，电性耦接于该输出端；一栅极，用来接收该第三控制信号；以及一漏极，电性耦接于该第五P型晶体管的该源极；一第一电容，包含有:一第一端，电性耦接于该第一 P型晶体管的该漏极；以及一第二端，电性耦接于该第二 P型晶体管的该源极；一第二电容，包含有:一第一端，电性耦接于该第四P型晶体管的该漏极；以及一第二端，电性耦接于该第五P型晶体管的该源极；以及一第三电容，电性耦接于该输出端及该第二 N型晶体管的该源极之间。5.如权利要求1所述的电源电路，其特征在于，该第三电荷栗包含有:一输入端，用来接收该第一低电压；一输出端，用来输出该第二低电压；一第一 N型晶体管，包含有:一源极，电性耦接于该输出端；一栅极，用来接收一第一控制信号；以及一漏极；一第二 N型晶体管，包含有:一源极，电性耦接于该第一 N型晶体管的该漏极；一栅极，用来接收一第二控制信号；以及一漏极，电性耦接于该输入端；一第三N型晶体管，包含有:一源极，电性耦接于该输入端；一栅极，用来接收一第三控制信号；以及一漏极；一第一 P型晶体管，包含有:一源极；一栅极，用来接收一第四控制信号；以及一漏极，电性耦接于该第三N型晶体管的该漏极；一第四N型晶体管，包含有:一源极，电性耦接于该输出端；一栅极，用来接收该第二控制信号；以及一漏极；一第五N型晶体管，包含有:一源极，电性耦接于该第四N型晶体管的该漏极；一栅极，用来接收该第一控制信号；以及一漏极，电性耦接于该输入端；一第六N型晶体管，包含有:一源极，电性耦接于该输入端；一栅极，用来接收一第五控制信号；以及一漏极；一第二 P型晶体管，包含有:一源极，电性耦接于该第一 P型晶体管的该源极；一栅极，用来接收一第六控制信号；以及一漏极，电性耦接于该第六N型晶体管的该漏极；一第一电容，包含有:一第一端，电性耦接于该第二 N型晶体管的该源极；以及一第二端，电性耦接于该第三N型晶体管的该漏极；一第二电容，包含有:一第一端，电性耦接于该第五N型晶体管的该源极；以及一第二端，电性耦接于该第六N型晶体管的该漏极；以及一第三电容，电性耦接于该输出端及该第二 P晶体管的该源极之间。6.如权利要求1所述的电源电路，其特征在于，该第一电荷栗包含有:一输入端，用来接收该电源电压；一第一输出端，用来输出该第一高电压；一第二输出端，用来输出该第一低电压；一第一 N型晶体管，包含有:一源极，电性耦接于该第二输出端；一栅极，用来接收一第一控制信号；以及一漏极；一第一 P型晶体管，包含有:一源极，电性耦接于该输入端；一栅极，用来接收一第二控制信号；以及一漏极，电性耦接于该第一 N型晶体管的该漏极；一第二 P型晶体管，包含有:一源极；一栅极，用来接收一第三控制信号；以及一漏极，电性耦接于该输入端；一第三P型晶体管，包含有:一源极；一栅极，用来接收该第二控制信号；以及一漏极，电性耦接于该第二 P型晶体管的该源极；一第四P型晶体管，包含有: 一源极，电性耦接于该第一输出端； 一栅极，用来接收该第三控制信号；以及 一漏极，电性耦接于该第三P型晶体管的该源极； 一第二 N型晶体管，包含有: 一源极，电性耦接于该第二输出端； 一栅极，用来接收一第四控制信号；以及 一漏极； 一第五P型晶体管，包含有: 一源极，电性耦接于该输入端； 一栅极，用来接收该第三控制信号；以及 一漏极，电性耦接于该第二 N型晶体管的该漏极； 一第一电容，包含有: 一第一端，电性耦接于该第一 P型晶体管的该漏极；以及 一第二端，电性耦接于该第二 P型晶体管的该源极； 一第二电容，包含有: 一第一端，电性耦接于该第五P型晶体管的该漏极；以及 一第二端，电性耦接于该第三P型晶体管的该源极；以及 一第三电容，电性親接于该第一输出端及该第二输出端之间。7.一种栅极驱动电路，用来提供一扫描信号至一液晶显示面板，其特征在于，该栅极驱动电路包含有: 一 P型晶体管，包含有: 一栅极，用来接收一控制信号； 一源极，用来接收一正电源电压；以及 一漏极，电性耦接于该液晶显示面板，用来输出该扫描信号； 一 N型晶体管，包含有: 一栅极，用来接收该控制信号； 一源极，用来接收一负电源电压；以及 一漏极，电性耦接于该P型晶体管的该漏极；以及 一电源电路，包含有: 一第一电荷栗，用来转换一电源电压为一第一高电压及一第一低电压，其中该第一高电压是该电源电压加上一第一电压变异值，该第一低电压是该电源电压减去一第四电压变异值，且该第一高电压减去该第一低电压的差小于一中压组件耐压门坎； 一第二电荷栗，电性耦接于该第一电荷栗及该P型晶体管的该源极，用来提升一第一高电压为一第二高电压，其中该第二高电压是该第一高电压加上一第二电压变异值；以及一第三电荷栗，电性耦接于该第一电荷栗及该N型晶体管的该源极，用来降低一第一低电压为一第二低电压，其中该第二低电压是该第一低电压减去一第三电压变异值； 其中，该第二电压变异值及该第三电压变异值小于该中压组件耐压门坎。8.如权利要求7所述的栅极驱动电路，其特征在于，还包含有一位准转换电路，电性耦接于该P型晶体管的该栅极及该N型晶体管的该栅极，用来转换一栅极控制信号的电压位准，以产生该控制信号。9.如权利要求7所述的栅极驱动电路，其特征在于，该中压组件耐压门坎为6伏特。10.一种显示模块，其特征在于，包含有: 一液晶显不面板；以及 一栅极驱动电路，包含有: 一 P型晶体管，包含有: 一栅极，用来接收一控制信号； 一源极，用来接收一正电源电压；以及 一漏极，电性耦接于该液晶显示面板，用来输出一扫描信号至该液晶显示面板； 一 N型晶体管，包含有: 一栅极，用来接收该控制信号； 一源极，用来接收一负电源电压；以及 一漏极，电性耦接于该P型晶体管的该漏极；以及 一电源电路，包含有: 一第一电荷栗，用来转换一电源电压为一第一高电压及一第一低电压，其中该第一高电压是该电源电压加上一第一电压变异值，该第一低电压是该电源电压减去一第四电压变异值，且该第一高电压减去该第一低电压的差小于一中压组件耐压门坎； 一第二电荷栗，电性耦接于该第一电荷栗及该P型晶体管的该源极，用来提升一第一高电压为一第二高电压，其中该第二高电压是该第一高电压加上一第二电压变异值；以及一第三电荷栗，电性耦接于该第一电荷栗及该N型晶体管的该源极，用来降低一第一低电压为一第二低电压，其中该第二低电压是该第一低电压减去一第三电压变异值； 其中，该第二电压变异值及该第三电压变异值小于该中压组件耐压门坎。11.如权利要求10所述的显示模块，其特征在于，该中压组件耐压门坎为6伏特。
【文档编号】G09G3/36GK106057138SQ201510577578
【公开日】2016年10月26日
【申请日】2015年9月11日
【发明人】廖敏男
【申请人】矽创电子股份有限公司